依据本发明专利技术的一实施例,一种用以读取储存在一快闪存储器的数据的方法被揭露,该方法包含:控制该快闪存储器对该快闪存储器的一第一存储器分页执行一读取运作;取得该第一存储器分页的一第一码字;依据一第一概似比对应规则取得该第一码字的一第一组概似比对应值;依据该第一组概似比对应值进行一错误更正运作;若依据该第一组概似比对应值进行该错误更正运作指示一不可更正的结果,则依据一第二概似比对应规则取得该第一码字的一第二组概似比对应值;以及依据该第二组概似比对应值进行该错误更正运作。
【技术实现步骤摘要】
读取快闪存储器中所储存的数据的方法、存储器控制器与系统
本专利技术有关于读取快闪存储器(flashmemory)中所储存的数据,尤指一种通过参照快闪存储器的存储单元(memorycell)所读出的位元序列(bitsequence)的二进位数字分布特性(binarydigitdistributioncharacteristic)来读取快闪存储器中所储存的数据的方法与存储器控制器。
技术介绍
快闪存储器可通过电子式的抹除(erase)与写入/程式化(program)以进行数据储存,并且广泛地应用于存储卡(memorycard)、固态硬盘(solid-statedrive)与可携式多媒体播放器等等。由于快闪存储器系为非挥发性(non-volatile)存储器,因此,不需要额外电力来维持快闪存储器所储存的资讯,此外,快闪存储器可提供快速的数据读取与较佳的抗震能力,而这些特性也说明了快闪存储器为何会如此普及的原因。快闪存储器可区分为NOR型快闪存储器与NAND型快闪存储器。对于NAND型快闪存储器来说,其具有较短的抹除及写入时间且每一存储器单元需要较少的晶片面积,因而相较于NOR型快闪存储器,NAND型快闪存储器会允许较高的储存密度以及较低的每一储存位元的成本。一般来说,快闪存储器以存储器单元阵列的方式来储存数据,而存储器单元是由一浮动栅极晶体管(floating-gatetransistor)来加以实作,且每一存储器单元可通过适当地控制浮动栅极晶体管的浮动栅极上的电荷个数来设定导通该浮动栅极晶体管所实作的该存储器单元的所需临界电压,进而储存单一个位元的资讯或者一个位元以上的资讯,如此一来,当一或多个预定控制栅极电压施加于浮动栅极晶体管的控制栅极的上,则浮动栅极晶体管的导通状态便会指示出浮动栅极晶体管中所储存之一或多个二进位数字(binarydigit)。然而,由于某些因素,快闪存储器单元中原本储存的电荷的个数可能会受到影响/扰乱,举例来说,快闪存储器中所存在的干扰可能来自于写入干扰(write/programdisturbance)、读取干扰(readdisturbance)及/或保持干扰(retentiondisturbance)。以具有各自储存一个位元以上的资讯的存储器单元的NAND型快闪存储器为例,一个实体存储器分页(physicalpage)会包含多个逻辑存储器分页(logicalpage),且每一逻辑存储器分页采用一或多个控制栅极电压来进行读取。举例来说,对于一个用以储存3个位元的资讯的快闪存储器单元来说,该快闪存储器单元会具有分别对应不同电荷个数(亦即不同临界电压)的8种状态(亦即电荷位准)的其中之一,然而,由于写入/抹除次数(program/erasecount,P/Ecount)及/或数据保留时间(retentiontime)的缘故,快闪存储器单元中的存储器单元的临界电压分布(thresholdvoltagedistribution)便会有所改变,因此,使用原本的控制栅极电压设定(亦即临界电压设定)来读取存储器单元中所储存的资讯可能会因为改变后的临界变压分布而无法正确地获得所储存的资讯。利用不同的控制栅极电压设定以读取快闪存储器可能有较高的机会得到正确的储存资讯。然而,储存所有利用不同控制栅极电压设定所取得的资讯可能需要更多的存储空间。除此之外,利用不同的控制栅极电压设定以读取快闪存储器可能会造成较长的读取时间,因此,需要一个更有效率的读取或解码程序。
技术实现思路
因此,本专利技术的目的之一在于提供一种读取快闪存储器中所储存的数据的方法、存储器控制器与装置,以解决上述问题。读取快闪存储器中所储存的数据的方法、存储器控制器与装置。依据本专利技术的一实施例,一种用以读取储存在一快闪存储器的数据的方法被揭露,该方法包含:控制该快闪存储器对该快闪存储器的一第一存储器分页执行一读取运作;取得该第一存储器分页的一第一码字;依据一第一概似比对应规则取得该第一码字的一第一组概似比对应值;依据该第一组概似比对应值进行一错误更正运作;若依据该第一组概似比对应值进行该错误更正运作指示一不可更正的结果,则依据一第二概似比对应规则取得该第一码字的一第二组概似比对应值;以及依据该第二组概似比对应值进行该错误更正运作。依据本专利技术的另一实施例,揭露了一种用以读取储存在一快闪存储器的数据的存储器控制器,该存储器控制器包含:一控制逻辑电路,用以控制该快闪存储器对该快闪存储器的一第一存储器分页执行一读取运作以取得该第一存储器分页的一第一码字;一概似比对应单元,用以依据一第一概似比对应规则取得该第一码字的一第一组概似比对应值;以及一解码电路,用以依据该第一组概似比对应值进行一错误更正运作,其中若依据该第一组概似比对应值进行该错误更正运作指示一不可更正的结果时,则该概似比对应单元更用于依据一第二概似比对应规则取得该第一码字的一第二组概似比对应值,而该解码电路更用于依据该第二组概似比对应值进行该错误更正运作。依据本专利技术另一实施例,揭露了一种用以读取储存在一快闪存储器的数据的存储器系统,该存储器系统包含:一控制逻辑电路,用以控制该快闪存储器对该快闪存储器的一第一存储器分页执行一读取运作以取得该第一存储器分页的一第一码字;一概似比对应单元,用以依据一第一概似比对应规则取得该第一码字的一第一组概似比对应值;以及一解码电路,用以依据该第一组概似比对应值进行一错误更正运作,其中若依据该第一组概似比对应值进行该错误更正运作指示一不可更正的结果时,则该概似比对应单元更用于依据一第二概似比对应规则取得该第一码字的一第二组概似比对应值,而该解码电路更用于依据该第二组概似比对应值进行该错误更正运作。【附图说明】图1为本专利技术存储器系统的第一实施例的示意图。图2为要被读取的实体存储器分页P_0的第一种临界电压分布的示意图。图3为要被读取的实体存储器分页P_0的第二种临界电压分布的示意图。图4为从快闪存储器1100之一存储器单元中读取一软位元的最低有效位元读取操作的示意图。图5示于图1的编码器1223的方块图。图6说明对读自快闪存储器单元的二进位数字进行编码的示意图。图7说明对读自快闪存储器单元的二进位数字进行编码以取得正确数据的示意图。图8说明对读自快闪存储器单元的二进位数字进行编码以取得正确数据的示意图。图9说明对读自快闪存储器单元的二进位数字进行编码以取得正确数据的示意图。图10说明码字与存储器单元的对应关系的示意图。图11用以说明解码单元1228的方块图。图12说明读取储存在快闪存储器的数据的程序的流程图。图13说明目标实体存储器分页的临界电压分布的示意图。【主要元件符号说明】102~快闪存储器103~存储器单元104~存储器控制器1000~存储器系统;1100~快闪存储器;1110~存储器单元;1200~存储器控制器;1210~控制逻辑电路;1220~错误更正电路;1222~错误更正解码器;1223~编码器;1224~比较单元;1225~判断单元;1227~储存装置;1228~解码单元;1229~错误更正编码器;12280~概似比训练单元;12282~概似比对应单元;12284~解码电路;1230~临界电压追踪单元200~214~步骤。【具本文档来自技高网...
【技术保护点】
一种用以读取储存在一快闪存储器的数据的方法,该方法包含:?控制该快闪存储器对该快闪存储器的一第一存储器分页执行一读取运作;?取得该第一存储器分页的一第一码字;?依据一第一概似比对应规则取得该第一码字的一第一组概似比对应值;?依据该第一组概似比对应值进行一错误更正运作;?若依据该第一组概似比对应值进行该错误更正运作指示一不可更正的结果,则依据一第二概似比对应规则取得该第一码字的一第二组概似比对应值;以及?依据该第二组概似比对应值进行该错误更正运作。
【技术特征摘要】
2012.02.24 TW 101106156;2012.02.22 US 13/402,5751.一种用以读取储存在一快闪存储器的数据的方法,该方法包含:控制该快闪存储器对该快闪存储器的一第一存储器分页执行一读取运作;取得该第一存储器分页的一第一码字;依据一第一概似比对应规则取得该第一码字的一第一组概似比对应值;依据该第一组概似比对应值进行一错误更正运作;若依据该第一组概似比对应值进行该错误更正运作指示一不可更正的结果,则依据一第二概似比对应规则取得该第一码字的一第二组概似比对应值;以及依据该第二组概似比对应值进行该错误更正运作;其中,该第二概似比对应规则通过搜集该快闪存储器的一个可以更正的错误更正单元的码字及其可以更正的错误更正单元的码字的正确数据的统计特征得到,以及通过搜集该第一码字的一部分与该第一码字的该部分的正确数据的一统计特征所取得。2.根据权利要求1所述的用以读取储存在一快闪存储器的数据的方法,其特征在于,依据该第一组概似比对应值所进行的错误更正运作指出该第一存储器分页的一第一区段不可更正,而邻近于该第一区段的一第二区段可以更正,该第二概似比对应规则通过搜集该第二区段的一第二码字...
【专利技术属性】
技术研发人员:杨宗杰,
申请(专利权)人:慧荣科技股份有限公司,
类型:发明
国别省市:
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