本发明专利技术提出一种时钟电路以及升压稳压器，时钟电路包括第一时钟电压变换模块，用于响应当时钟输入信号为高电平而输出大小为时钟输入信号两倍的第一时钟输出信号；第一反相器，第一反相器的输入端与第一时钟电压变换模块相连接，用于将时钟输入信号反相输出；以及第二时钟电压变换模块，第二时钟电压变换模块与第一反相器的输出端连接，用于响应当时钟输入信号为低电平而输出大小为时钟输入信号两倍的第二时钟输出信号，从而产生大小为时钟输入信号两倍的反相的两个时钟信号，当时钟电路用于升压调节器可解决升压调节器中存在的漏电流的问题，以及解决在现有的时钟电路作用下升压调节器工作效率不高的问题。
【技术实现步骤摘要】
本专利技术属于电荷泵
，尤其涉及一种时钟电路以及升压稳压器。
技术介绍
升压调节器(Boost regulator)是一种电路，用于产生大于输入电压的高直流输出电压。如图1电路图所示，一种升压调节器主要由PMOS晶体管MUPMOS晶体管M2和PMOS晶体管M3、NM0S晶体管M4、电容CP和电容CO构成，PMOS晶体管MUPMOS晶体管M3和NMOS晶体管M4的栅极相连接并接入时钟CKl，PMOS晶体管M2的栅极接入时钟CK2，PMOS晶体管Ml的源极和PMOS晶体管M2的漏极相连接并接入输入电压VDD，PMOS晶体管Ml的漏极和PMOS晶体管M2的源极分别与电容CP的一端连接，PMOS晶体管M3的漏极与PMOS晶体管M2的源极连接，NMOS晶体管M4的漏极与PMOS晶体管Ml的漏极连接，PMOS晶体管M3的源极与电容CO的一端连接并输出高直流电压0UT，NM0S晶体管M4的源极与电容CO的另一端连接并连接地。当时钟CKU CK2为低电平(O)时，PMOS晶体管Ml和PMOS晶体管M3关闭，PMOS晶体管M2和NMOS晶体管M4导通后使电容CP充电至两端电压为VDD，当时钟CK1、CK2为高电平(VDD)时，PMOS晶体管M2和NMOS晶体管M4关闭，PMOS晶体管Ml和PMOS晶体管M3导通，PMOS 晶体管Ml和PMOS晶体管M3导通瞬间，输入电压VDD和电容CP两端的电压VDD累加在PMOS晶体管M3的漏极电压，使PMOS晶体管M3的漏极电压瞬时脉冲至2VDD，此时PMOS晶体管M2的源极电压大于PMOS晶体管M2的阈值电压| VTHP |和输入电压VDD之和，导致PMOS晶体管M3与PMOS晶体管M2之间产生漏电流，直至PMOS晶体管M2的源极电压降落至VDD+1VTHP I停止，最终升压调节器输出高直流电压OUT为VDD+1VTHP |，如图2所示。因此，需要提出一种产生大小为2VDD的两个时钟信号且两个时钟信号大小相反的时钟电路，用于升压调节器，以解决漏电流问题。此外，在图1所述的升压调节器中，只有在时钟CKl和CK2为高电平时，升压调节器方能输出高直流电压，导致时钟CKl和时钟CK2工作的一半时间浪费，如何在提供的时钟电路作用下提高升压调节器的工作效率也是一个急于解决的问题。
技术实现思路
本专利技术的目的是提供一种时钟电路以及升压稳压器，以产生大小为时钟输入信号两倍的反相的两个时钟信号，当所述时钟电路用于升压调节器，可以解决升压调节器中存在的漏电流的问题，以及解决在现有的时钟电路作用下升压调节器工作效率不高的问题。为解决上述问题，本专利技术提供了一种时钟电路，包括:第一时钟电压变换模块，用于响应当时钟输入信号为高电平而输出大小为所述时钟输入信号两倍的第一时钟输出信号；第一反相器，所述第一反相器的输入端与第一时钟电压变换模块相连接，用于将所述时钟输入信号反相输出；以及第二时钟电压变换模块,所述第二时钟电压变换模块与第一反相器的输出端连接，用于响应当时钟输入信号为低电平而输出大小为所述时钟输入信号两倍的第二时钟输出信号。进一步的，在所述时钟电路中，每个所述时钟电压变换模块均包括电容、第二反相器、第一 PMOS晶体管、第二 PMOS晶体管和第一 NMOS晶体管，在每个所述时钟电压变换模块中，所述第二反相器的输入端与电容的一端相连接为所述时钟电压变换模块的输入端，所述第二反相器的输出端、第一 PMOS晶体管的栅极和第一 NMOS晶体管的栅极相连接，所述电容的另一端、第一 PMOS晶体管的源极和第二 PMOS晶体管的源极相连接，所述第二 PMOS晶体管的漏极为所述时钟电压变换模块的供电端，所述第一 NMOS晶体管的源极接地，所述第一 PMOS晶体管的漏极、第二 PMOS晶体管的栅极和第一 NMOS晶体管的漏极相连接为所述时钟电压变换模块的输出端，其中，每个所述时钟电压变换模块的供电端相连接为所述时钟电路的供电端而接入输入电压。进一步的，当所述时钟输入信号为低电平时，所述第一时钟电压变换模块中的第一 PMOS晶体管关闭而第二 PMOS晶体管和第一 NMOS晶体管导通,所述第一时钟电压变换模块中的电容两端充电至输入电压大小，所述第一时钟输出信号为低电平，所述第二时钟电压变换模块中的第二 PMOS晶体管和第一 NMOS晶体管关闭而第一PMOS晶体管导通，所述第二时钟输出信号为所述时钟输入信号的两倍；·当所述时钟输入信号为高电平时，所述第一时钟电压变换模块中的第二 PMOS晶体管和第一 NMOS晶体管关闭而第一 PMOS晶体管导通，所述第一时钟输出信号为所述时钟输入信号的两倍，所述第二时钟电压变换模块中的第一 PMOS晶体管关闭而第二 PMOS晶体管和第一NMOS晶体管导通，所述第二时钟电压变换模块中的电容两端充电至输入电压大小，所述第二时钟输出信号为低电平。进一步的，所述第一时钟输出信号与所述第二时钟输出信号相反。为了达到本专利技术的另一方面，还提供一种升压稳压器，包括:所述的时钟电路；电荷泵模块，所述电荷泵模块与所述时钟电路连接，用于响应所述时钟电路输出的第一时钟输出信号和第二时钟输出信号而输出一高直流电压；比较模块，所述比较模块与电荷泵模块连接，用于响应所述高直流电压的采样信号而输出一比较结果；控制逻辑模块，所述控制逻辑模块与比较模块连接，用于响应所述比较结果而输出一控制信号；以及振荡器，所述振荡器与控制逻辑模块和时钟电路连接，用于响应所述控制信号而控制所述时钟电路的工作；其中，所述电荷泵模块和振荡器的供电端分别与时钟电路的供电端相连接。进一步的，所述电荷泵模块包括:第一电荷泵和第二电荷泵，所述第一电荷泵和第二电荷泵均包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管和第二 NMOS晶体管，其中，所述第一电荷泵中的第三PMOS晶体管、第五PMOS晶体管和第二 NMOS晶体管的栅极相连接作为第一电荷泵的第一输入端，所述第一电荷泵中的第四PMOS晶体管的栅极作为第一电荷泵的第二输入端，所述第一电荷泵的第一输入端和第二输入端分别与所述第一时钟输出信号和第二时钟输出信号中的一个连接，所述第二电荷泵中的第三PMOS晶体管、第五PMOS晶体管和第二 NMOS晶体的栅极相连接作为第二电荷泵的第一输入端，所述第二电荷泵中的第四PMOS晶体管作为第二电荷泵的第二输入端，所述第二电荷泵的第一输入端和第二输入端与所述第一电荷泵的第一输入端和第二输入端接入的第一时钟输出信号和第二时钟输出信号相反。进一步的，所述时钟输入信号为低电平或高电平时，所述升压调节器中的第一电荷泵和第二电荷泵交替实现充电过程或输出所述高直流电压。进一步的，所述电荷泵模块还包括第一电容、第二电容和第三电容，所述第一电容的两端分别与所述第三PMOS晶体管的漏极和第四PMOS晶体管的源极连接，所述第三PMOS晶体管的源极和第四PMOS晶体管的漏极相连接并连接至所述电荷泵模块的供电端，所述第五PMOS晶体管的漏极与第四PMOS晶体管的源极连接，所述第二NMOS晶体管的漏极与第三PMOS晶体管的漏极连接，所述第五PMOS晶体管的源极与第三电容的一端连接并输出所述高直流电压，所述第二 NMOS晶体管的源极与第三电容的另一端连接并连接地，所述第二电本文档来自技高网...
【技术保护点】
一种时钟电路，其特征在于，包括：第一时钟电压变换模块，用于响应当时钟输入信号为高电平而输出大小为所述时钟输入信号两倍的第一时钟输出信号；第一反相器，所述第一反相器的输入端与第一时钟电压变换模块相连接，用于将所述时钟输入信号反相输出；以及第二时钟电压变换模块，所述第二时钟电压变换模块与第一反相器的输出端连接，用于响应当时钟输入信号为低电平而输出大小为所述时钟输入信号两倍的第二时钟输出信号。
【技术特征摘要】
【专利技术属性】
技术研发人员：秦义寿，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。