具有读辅助器件的存储器及其操作方法技术

一种存储器包括第一位线、耦合至第一位线的存储单元和耦合至第一位线的读辅助器件。读辅助器件被配置成响应于从存储单元读出的第一数据将第一位线上的第一电压拉向预定电压。读辅助器件包括配置成在第一阶段期间在第一位线与预定电压的节点之间建立第一电流路径的第一电路。读辅助器件还包括配置成在第二后续阶段期间在第一位线与预定电压的节点之间建立第二电流路径的第二电路。本发明专利技术还提供了具有读辅助器件的存储器及其操作方法。

【技术实现步骤摘要】

本专利技术一般地涉及半导体
，更具体地来说，涉及存储器。
技术介绍
除了处理器之外，存储器也是计算系 统和电子设备的主要部件。存储器的诸如容量、访问速度、功耗等性能影响系统或者电子设备的整体性能。不断寻求发展以提高存储器的性能。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种存储器，包括:第一位线；存储单元，耦合至所述第一位线；以及读辅助器件，耦合至所述第一位线，所述读辅助器件被配置成响应于从所述存储单元读出的第一数据朝着预定电压拉动所述第一位线上的第一电压，所述读辅助器件包括:第一电路，配置成在第一阶段期间在所述第一位线与所述预定电压的节点之间建立第一电流路径，以及第二电路，配置成在后续的第二阶段期间在所述第一位线与所述预定电压的节点之间建立第二电流路径。在该存储器中，所述第一电流路径与所述第二电流路径并联。在该存储器中，所述第一电路被配置成在所述第二阶段期间维持所述第一电流路径。该存储器还包括:控制电路，耦合至所述第一电路和所述第二电路，所述控制电路被配置成在所述第一阶段期间向所述第一电路提供第一阶段使能信号并且在所述第二阶段期间向所述第二电路提供第二阶段使能信号，其中，所述第二阶段使能信号为所述第一阶段使能信号的延迟信号。该存储器还包括:第二位线，耦合至所述存储单元和所述读辅助器件，其中:所述读辅助器件被配置成响应于从所述存储单元读出的第二数据朝着所述预定电压拉动所述第二位线上的第二电压，所述读辅助器件还包括:第三电路，配置成在所述第一阶段期间在所述第二位线与所述预定电压的节点之间建立第三电流路径，以及第四电路，配置成在所述第二阶段期间在所述第二位线与所述预定电压的节点之间建立第四电流路径。该存储器还包括:第一电流源，将所述第一电路和所述第三电路共同耦合至所述预定电压的节点，所述第一电流源被配置成在所述第一阶段期间被启用。 在该存储器中，所述第一电流源还将所述第二电路和所述第四电路共同耦合至所述预定电压的节点，并且所述第一电流源还被配置成在所述第二阶段期间被启用。该存储器还包括:第二电流源，将所述第二电路和所述第四电路共同耦合至所述预定电压的节点，所述第二电流源被配置成在所述第二阶段期间被启用。在该存储器中，所述第一电流源被配置成在所述第一阶段和所述第二阶段期间均被启用。根据本专利技术的另一方面，提供了一种存储器，包括:一对位线，包括第一位线和第二位线；存储器单元，耦合至所述第一位线和所述第二位线；以及第一晶体管至第六晶体管；其中:所述第一晶体管和所述第五晶体管串联耦合在所述第一位线与节点之间；所述第一晶体管和所述第二晶体管并联耦合；所述第三晶体管和所述第六晶体管串联耦合在所述第二位线与所述节点之间；所述第三晶体管和所述第四晶体管并联耦合；并且所述第五晶体管和所述第六晶体管交叉耦合，其中，所述第五晶体管的栅极耦合至所述第二位线并且所述第六晶体管的栅极耦合至所述第一位线。该存储器还包括:第七晶体管，将所述第五晶体管和所述第六晶体管共同耦合至所述节点。该存储器还包括:第八晶体管，与所述第七晶体管并联耦合。在该存储器中，所述第一晶体管至所述第八晶体管都是η沟道金属氧化物半导体(NMOS)晶体管，并且所述第五晶体管和所述第六晶体管的源极共同连接至所述第七晶体管和所述第八晶体管的漏极。该存储器还包括:控制电路，耦合至所述第一晶体管至所述第四晶体管、所述第七晶体管和所述第八晶体管的栅极，所述控制电路被配置成在所述第二晶体管和所述第四晶体管之前启用所述第一晶体管和所述第三晶体管。在该存储器中，所述控制电路被配置成与所述第二晶体管和所述第四晶体管同时启用所述第八晶体管。 在该存储器中，所述控制电路被配置成在所述第一晶体管之前启用所述第七晶体管并且在所述第三晶体管之前启用所述第一晶体管。根据本专利技术的又一方面，提供了一种操作存储器的方法，所述方法包括:将位线预充电至预充电电压；响应于从连接到所述位线的存储单元读出的数据，使所述位线上的所述预充电电压朝着地电压转变；在所述转变的第一阶段期间，在所述位线与地之间建立第一电流路径以增加所述转变的速度；并且在所述转变的后续第二阶段期间，建立与所述第一电流路径并联的第二电流路径以进一步增加所述转变的速度。该方法还包括:在所述转变结束时检测所述位线上的电压以输出所述数据。在该方法中，在所述第一阶段期间，通过启用串联耦合于所述位线与所述地之间的第一电路和第一电流源来建立所述第一电流路径，在所述第二阶段期间，通过启用串联耦合于所述位线与所述地之间的第二电路和第二电流源来建立所述第二电流路径，并且在所述第二阶段期间，通过继续启用所述第一电路和所述第一电流源来维持所述第一电流路径。在该方法中，在所述第一电路之前启用所述第一电流源；并且与所述第二电路同时启用所述第二电流源。附图说明在附图的各图中以实例的方式而非限定的方式示出了一个或者多个实施例，其中，在全部附图中，具有相同参考标号的元件表示相同的元件。除非另外公开，否则附图不必按比例绘制:图1是根据一些实施例的存储器的片段的示意性电路图。图2A是根据一些实施例的存储器的示意性结构图。图2B是根据一些实施例的存储器的示意性电路图。图3是根据一些实施例的用于存储器的读辅助器件的示意性电路图。图4是根据一些实施例的用于读辅助器件的示意性电路图。图5是根据一些实施例的用于存储器的读辅助器件的示意性电路图。图6A和6B是根据一些实施例的在存储器的操作期间的电压的各种时序图。图7是根据一些实施例的操作存储器的方法的流程图。具体实施例方式应该理解，以下公开内容提供用于实施各种实施例的不同特征的多个不同实施例或者实例。下文描述部件和布置的具体实例以简化本公开内容。然而本专利技术概念可以以多种不同形式来实施而不应解释为限于这里阐述的实施例；实际上，提供这些实施例使得本说明书透彻和完整并且向本领域普通技术人员完整地传达本专利技术概念。然而，应该理解，没有这些具体细节的情况看下，也可以实践一个或者多个实施例。附图未按比例绘制并且为了清楚，包括放大的某些部件。附图中的相同的参考标号指定相同的元件。图中所示元件和区域实际上为示意性的，因此图中所示相对尺寸或者间隔并非旨在于限制本专利技术概念的范围。 图1是根据一些实施例的存储器100的片段的示意性电路图。存储器100包括一个或者多个存储单元102、一对或者多对位线BLU/BLBU、BLL/BLBL和一条或者多条全局位线GBL。一个或者多个存储单元102耦合至每对位线以形成一个或者多个存储块。具体地，多个存储单元102耦合至位线对BLU和BLBU以形成存储块120的上半部120U，而多个存储单元102耦合至位线对BLL和BLBL以形成存储块120的下半部120L。一个或者多个存储块耦合至全局位线。具体地，存储块120耦合至全局位线GBL。存储器100还包括耦合至存储单元102的多条字线WL (O) -WL (2k-l)(其中，k为整数)。存储器100具有下半部130L和上半部130U。在下半部130L中，存储单元102耦合至字线的一半，即，字线WL (O)-WL (k_l)。在上半部130U中，存储单元102耦合至字线的另一半，S卩，字线WL(k)-WL(2k-l)。在图1中，WT和WC本文档来自技高网...

【技术保护点】
一种存储器，包括：第一位线；存储单元，耦合至所述第一位线；以及读辅助器件，耦合至所述第一位线，所述读辅助器件被配置成响应于从所述存储单元读出的第一数据朝着预定电压拉动所述第一位线上的第一电压，所述读辅助器件包括：第一电路，配置成在第一阶段期间在所述第一位线与所述预定电压的节点之间建立第一电流路径，以及第二电路，配置成在后续的第二阶段期间在所述第一位线与所述预定电压的节点之间建立第二电流路径。

【技术特征摘要】
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【专利技术属性】
技术研发人员：杨荣平，郑宏正，邱志杰，黄家恩，李政宏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：