本发明专利技术提出了一种自校验串行总线控制器和自校验串行总线实现方法。自校验串行总线控制器包括：时钟产生模块、串行总线自测试模块、状态线监测模块、串行总线设置和控制模块、并行总线转换接口、同步异步转换模块、串行地址FIFO缓存模块、串行数据FIFO缓存模块、串行总线协议解码实现与数据校验单元和中断线扩展模块。本发明专利技术的自校验串行总线控制器和自校验串行总线实现方法具有自动诊错和纠错功能，能够实现微波测量仪器内部主控CPU对各功能板的可靠控制和数据传输，保证数据的高速传输和电路单元的灵活控制，并且功能板上的总线译码单元实现起来非常方便，本发明专利技术的串行总线也可以用作仪器间的互联通讯。
【技术实现步骤摘要】
本专利技术涉及微波领域，特别涉及一种自校验串行总线控制器，还涉及一种自校验串行总线实现方法。
技术介绍
微波测量仪器由于工作在几Hz到几十甚至上百GHz的微波频段，并且有脉冲、连续波等多种工作状态，内部微波器件和微波单元的电磁辐射比较强且带宽比较大，同时微波测试仪器经常用于工业化测试环境中，外界的电磁干扰比较强。目前微波测试仪器大都采用工控机模块作为主控CPU实现对仪器内部各功能板的控制，工控机模块一般提供标准的PCI总线、ISA总线或PC1- E总线，然后在仪器母板上通过设计SPI总线控制器，把并行总线转为SPI串行总线。各功能板上通过设计SPI总线译码再转为对每块功能板上每个电路功能单元的控制。在仪器的设计制造中，一种可靠的总线对于保证仪器内部功能板与主控CPU的可靠通信，对于仪器的正常运行和提高仪器的可靠性非常重要。传统的微波测量仪器的内部总线协议无论是并行还是串行方式，都无法保证数据从主控CPU到微波测量仪器母板各功能板目标单元闭环可靠传输。
技术实现思路
本专利技术提出了一种自校验串行总线控制器，解决了现有的微波测量仪器内部总线无法保证数据从主控CPU到仪器母板各功能板目标单元闭环可靠传输的问题。本专利技术的技术方案是这样实现的:一种自校验串行总线控制器，包括:时钟产生模块、串行总线自测试模块、状态线监测模块、串行总线设置和控制模块、并行总线转换接口、同步异步转换模块、串行地址FIFO缓存模块、串行数据FIFO缓存模块、串行总线协议解码实现与数据校验单元和中断线扩展模块；所述时钟产生模块接收外部参考时钟，其控制端由串行总线设置和控制模块设置参考时钟的整数倍倍频或整数倍分频，产生不同速率的串行总线；所述串行总线自测试模块内部包括读写寄存器，通过访问读写寄存器检测串行总线内部以及并行总线转换接口工作是否正常，并针对不同串行总线的速率做速率测试；所述状态线监测模块监测状态线的变化，其输出信号为低电平表示状态线正常，当其输出信号变为高电平时，表示串行总线数据传输有错，立即通过中断的方式通知主控CPU;所述串行总线设置和控制模块包括设置寄存器，用于设置串行总线速率、串行地址位数、串行数据位数、数据高位/低位先出选择、中断状态以及屏蔽清除；所述并行总线转换接口完成对前端并行总线的接口和协议解码；所述同步异步转换模块将并行总线的时钟和后端串行总线的速率转换为同步；所述串行地址FIFO缓存模块和串行数据FIFO缓存模块分别存储多对串行地址和串行数据；所述串行总线协议解码实现与数据校验单元把所述串行地址FIFO缓存模块中的串行地址和所述串行数据FIFO缓存模 块中的串行数据按串行总线的协议发送出去，完成读写访问，并校验其中的读写数据位。可选地，所述时钟产生模块、串行总线自测试模块、状态线监测模块、串行总线设置和控制模块、并行总线转换接口、同步异步转换模块、串行地址FIFO缓存模块、串行数据FIFO缓存模块、串行总线协议解码实现与数据校验单元和中断线扩展模块通过CPLD实现。可选地，所述串行总线自测试模块包括多个读写寄存器。可选地，所述串行总线设置和控制模块包括多个设置寄存器。本专利技术还提出了一种自校验串行总线实现方法，包括以下步骤:通过串行总线设置和控制模块产生参考时钟的整数倍倍频或整数倍分频，由时钟产生模块产生不同速率的串行总线；通过访问串行总线自测试模块内部的读写寄存器检测串行总线内部以及并行总线转换接口工作是否正常，并针对不同串行总线的速率做速率测试；通过状态线监测模块监测状态线的变化，其输出信号为低电平表示状态线正常，当其输出信号变为高电平时，表示串行总线数据传输有错，立即通过中断的方式通知主控CPU ;通过串行总线设置和控制模块内部的设置寄存器设置串行总线速率、串行地址位数、串行数据位数、数据高位/低位先出选择、中断状态以及屏蔽清除；通过并行总线转换接口完成对前端并行的总线的接口和协议解码；通过同步异步转换模块将并行总线的时钟和后端串行总线的速率转换为同步；通过串行地址FIFO缓存模块和串行数据FIFO缓存模块分别存储多对串行地址和串行数据；通过串行总线协议解码实现与数据校验单元把所述串行地址FIFO缓存模块中的串行地址和串行数据FIFO缓存模块中的串行数据按串行总线的协议发送出去，完成读写访问，并校验其中的读写数据位。可选地，所述串行总线自测试模块内部包括多个读写寄存器。可选地，所述串行总线设置和控制模块内部包括多个设置寄存器。本专利技术的有益效·果是:具有自动诊错和纠错功能，能够实现微波测量仪器内部主控CPU对各功能板的可靠控制和数据传输，保证数据的高速传输和电路单元的灵活控制，并且功能板上的总线译码单元实现起来非常方便，本专利技术的串行总线也可以用作仪器间的互联通讯。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术自校验串行总线控制器的电路控制框图；图2为本专利技术自校验串行总线控制器的写时序的时序图；图3为本专利技术自校验串行总线控制器的读时序的时序图；图4为本专利技术自校验串行总线控制器一个实施例的电路控制框图。具体实施例方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。图1所示为本专利技术自校验串行总线控制器的电路控制框图。如图1所示，自校验串行总线控制器100包括:时钟产生模块101、串行总线自测试模块102、状态线监测模块103、串行总线设置和控制模块104、并行总线转换接口 105、同步异步转换模块106、串行地址FIFO缓存模块107、串行数据FIFO缓存模块108、串行总线协议解码实现与数据校验单元109和中断线扩展模块110。时钟产生模块101接收外部参考时钟300，其控制端由串行总线设置和控制模块104设置参考时钟300的整数倍倍频或整数倍分频，产生不同速率的串行总线600，以满足不同器件的访问需求；串行总线自测试模块102内部包括读写寄存器，通过访问读写寄存器检测串行总线600内部以及并行总线转换接口 105工作是否正常，并针对不同串行总线的速率做速率测试，优选地，上述读写寄存器的数量是多个；状态线监测模块103监测状态线的变化，其输出信号为低电平表示状态线正常，当其输出信号变为高电平时，表示串行总线600数据传输有错，立即通过中断的方式通知主控CPU ;串行总线设置和控制模块104包括设置寄存器，用于设置串行总线速率、串行地址位数、串行数据位数、数据高位/低位先出选择、中断状态以及屏蔽清除，优选地，上述设置寄存器的数量是多个；并行总线转换接口 105完成对前端并行总线500的接口和协议解码，如果前端接的是PCI总线则完成PCI接口，如果前端接的是ISA总线，则完成ISA接口 ；同步异步转换模块106将并行总线500的时钟和后端串行总线600的速率转换为同步；串本文档来自技高网...
【技术保护点】
一种自校验串行总线控制器，其特征在于，包括：时钟产生模块、串行总线自测试模块、状态线监测模块、串行总线设置和控制模块、并行总线转换接口、同步异步转换模块、串行地址FIFO缓存模块、串行数据FIFO缓存模块、串行总线协议解码实现与数据校验单元和中断线扩展模块；所述时钟产生模块接收外部参考时钟，其控制端由串行总线设置和控制模块设置参考时钟的整数倍倍频或整数倍分频，产生不同速率的串行总线；所述串行总线自测试模块内部包括读写寄存器，通过访问读写寄存器检测串行总线内部以及并行总线转换接口工作是否正常，并针对不同串行总线的速率做速率测试；所述状态线监测模块监测状态线的变化，其输出信号为低电平表示状态线正常，当其输出信号变为高电平时，表示串行总线数据传输有错，立即通过中断的方式通知主控CPU；所述串行总线设置和控制模块包括设置寄存器，用于设置串行总线速率、串行地址位数、串行数据位数、数据高位/低位先出选择、中断状态以及屏蔽清除；所述并行总线转换接口完成对前端并行总线的接口和协议解码；所述同步异步转换模块将并行总线的时钟和后端串行总线的速率转换为同步；所述串行地址FIFO缓存模块和串行数据FIFO缓存模块分别存储多对串行地址和串行数据；所述串行总线协议解码实现与数据校验单元把所述串行地址FIFO缓存模块中的串行地址和所述串行数据FIFO缓存模块中的串行数据按串行总线的协议发送出去，完成读写访问，并校验其中的读写数据位。...
【技术特征摘要】
【专利技术属性】
技术研发人员：王保锐，许建华，刘丹，
申请(专利权)人：中国电子科技集团公司第四十一研究所，
类型：发明
国别省市：
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