导线架及其封装构造制造技术

本发明专利技术公开一种导线架及其封装构造，所述导线架包含一芯片承座及数个引脚，所述引脚环绕排列在所述芯片承座的至少一侧。所述导线架在进行封装的至少一接触表面上设有数个多角星形凹坑。本发明专利技术进行封装作业时，由于封装胶体可被填入所述多角星形凹坑内，因此可进一步增加所述导线架与封装体接触的总表面积，从而提高所述导线架及封装体的结合强度，防止分层现象，提高封装产品的可靠度及使用寿命。

【技术实现步骤摘要】

本专利技术是有关于一种导线架及其封装构造，特别是一种表面具有多角星形凹坑以提高封装结合强度的导线架及其封装构造。
技术介绍
本专利技术是关于一种导线架及其封装构造，特别是用于半导体封装四方平面封装(QFP)、四方平面无外引脚封装(QFN)、小型化封装(SOP)和直插式封装(DIP)等的一种导线架及其封装构造。随着芯片设计的速度越来越快，功率也越来越大，低介电系数(low-k)材料的芯片越来越多，低介电系数材料的芯片机械延展性以及材料稳定性等问题，在高电压、高电流、高频率、高灵敏度、高精密、高湿度及高低温温差大等情况，对微电子产品的可靠性质量要求也越来越高，然而，以导线架为芯片承载体的半导体封装常见的问题在于导线架的芯片承座与封装胶体间的热膨胀系数不同产生分层(delamination)，或者在芯片承座外四周镀银的打线区域分层导致电性能接触不良甚至断裂，降低半导体构造的性能可靠性和使用寿命。故，有必要提供一种表面具有多角星形凹坑的导线架及其封装构造，以解决现有技术所存在的问题。
技术实现思路
有鉴于此，本专利技术提供一种表面具有多角星形凹坑的导线架及其封装构造，以解决在导线架的芯片承座与封装胶体间的热膨胀系数不同产生分层的技术问题。本专利技术的主要目的在于提供一种导线架及其封装构造，一导线架包含一芯片承座及数个引脚，所述引脚环绕排列在所述芯片承座的至少一侧。所述导线架进行封装的接触表面上设有数个多角星形凹坑，当进行封装作业时封装胶体可填入所述多角星形凹坑内，以提高导线架及封装体的结合强度。为达成本专利技术的前述目的，本专利技术一实施例提供一种导线架，其包含:一芯片承座、及数个引脚。所述引脚环绕排列在所述芯片承座的至少一侧；所述导线架在进行封装的至少一接触表面上设有数个多角星形凹坑。为达成本专利技术的前述目的，本专利技术另一实施例提供一种导线架的封装构造，其包含:一导线架、至少一半导体芯片、数条导线及一封装胶体。所述导线架包含一芯片承座及数个引脚，所述数个引脚是环绕排列在所述芯片承座的至少一侧，所述导线架在进行封装的至少一接触表面上设有数个多角星形凹坑；所述至少一半导体芯片设于所述芯片承座上；所述数条导线，分别电性连接所述半导体芯片至各所述引脚；及所述封装胶体封装包覆所述芯片承座、所 述半导体芯片、所述数条导线以及所述数个引脚的一部分，且所述封装胶体填入所述接触表面的多角星形凹坑内，可进一步增加进行封装的接触表面的总表面积，以提高导线架及封装体的结合强度，防止分层，提高封装产品的可靠度及使用寿命。附图说明图1是本专利技术一实施例导线架框条的上视图。图2A是本专利技术一实施例导线架的上视图。图2B是本专利技术一实施例导线架的下视图。图3A-3F是本专利技术一实施例导线架的封胶方法的示意4是本专利技术导线架的多角星形凹坑的多个上视图范例。图5是多个正多角星形的示意图。图6是本专利技术导线架的多角星形凹坑的多个侧剖视图范例。图7是本专利技术另一实施例导线架的下视图。图8是图7导线架的局部放大图。具体实施例方式以下各实施例的说明是参考附加的图式，用以例示本专利技术可用以实施的特定实施例。再者，本专利技术所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧面、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本专利技术，而非用以限制本专利技术。请参照图1、2A及2B所示，图1是本专利技术一实施例导线架框条的上视图；图2A是本专利技术一实施例导线架的上视图 ；及图2B是本专利技术一实施例导线架的下视图。本专利技术一实施例提供一种导线架框条100，所述导线架框条100是利用一金属板制作而成，所述金属板可选自各种具良好导电性的金属，例如铜、铁、铝、镍、锌或其合金等。本专利技术将于下文逐一详细说明各元件的细部构造、组装关系及其运作原理。所述导线架框条100包含数个导线架10，每一导线架10包含一芯片承座11、数个引脚12及数个支撑条13。所述数个引脚12是环绕排列在所述芯片承座11的至少一侧(与所述芯片承座11没有直接连接)，所述芯片承座11是通过所述数个支撑条13支撑于所述导线架框条100上。在本实施例中，所述导线架10在进行封装的至少一接触表面上设有数个多角星形凹坑。例如，如图2A及图2B所示，所述接触表面是指所述芯片承座11的上表面和/或下表面，所述接触表面上设有数个所述多角星形凹坑14 ;及每一所述引脚12靠近所述芯片承座11端的下表面上设有数个所述多角星形凹坑14。因此，当进行注胶封装作业时，由于封装胶体(未绘示)可被填入所述接触表面的多角星形凹坑14内，因此可进一步增加所述导线架10与封装体接触的总表面积，从而提高所述导线架10及封装体的结合强度。请配合参照图3A至3E，本实施例的导线架10的封胶方法可包括如下步骤:如图3A所示，备置一导线架框条100 (如图1)，所述导线架框条100包含数个导线架10 (图3A至3E只显示所述导线架框条100中的一个导线架10)，每一所述导线架10包含一芯片承座11、数个引脚12及数个支撑条13。所述芯片承座11的上表面111和/或下表面112上设有数个多角星形凹坑14 ;另外，所述接触表面亦可同时包含所述引脚12靠近所述芯片承座11端的一内引脚端的一下表面，其上也可设有数个多角星形凹坑14。随后，如图3B所示，将一半导体芯片15固定在所述芯片承座11上，利用打线结合(wire bonding)的方式将数个导电元件(如焊线,未标示)电性连接所述引脚12及所述芯片11。接着，如图3C所示，将所述导线架框条100放置于一模具(未绘示)中，并填充一封装胶体16封装包覆所述芯片承座11、所述引脚12、所述数个支撑条13、所述数个多角星形凹坑14及所述半导体芯片15而形成具有数个封装体单元的导线架100。接着，请参照图3D、3E及3F，其中图3E是图3D的侧剖视图；及图3F是图3E的局部放大图。如图3D、3E及3F所示，断切及弯折所述引脚，使所述胶体16与所述导线架框条100分离，形成一封装成品。由于所述芯片承座11的上表面和/或下表面上设有数个多角星形凹坑14，以及每一所述引脚12靠近所述芯片承座11端的内引脚端的下表面上设有数个多角星形凹坑14，因此，当进行封装作业时封装胶体16可填入所述多角星形凹坑14内。本专利技术将可以进一步增加所述芯片承座11及所述引脚12进行封装的接触表面的总表面积，以提供更多的表面积结合封装胶体16，以提高导线架11及封装胶体16的结合强度，防止分层，提高封装产品的可靠度及使用寿命。在本实施例中，所述多角星形凹坑14是被设置于所述芯片承座11的上下表面上及所述所述引脚12靠近所述芯片承座11端的下表面。上述设计的想法是基于所述芯片承座11的下表面占有最多的与封装胶体接触的表面积，因此所述多角星形凹坑14设置于此可得到最大的效果；所述芯片承座11的上表面虽主要用于放置芯片，但仍有较大的接触面积，为了加工上的方便以及考虑到所述多角星形凹坑14也能有助于芯片与所述芯片承座11的黏合，因此于此设置所述多角星形凹坑14另及考量到所述引脚12上表面需要进行打线，因此只针对所述引脚12的内引脚端的下表面上设置所述多角星形凹坑14。然而，所述导线架10在哪些接触表面设置本文档来自技高网...

【技术保护点】
一种导线架，其特征在于：所述导线架包含︰?一芯片承座；及?数个引脚，环绕排列在所述芯片承座的至少一侧；?其中所述导线架在进行封装的至少一接触表面上设有数个多角星形凹坑。

【技术特征摘要】
1.一种导线架，其特征在于:所述导线架包含: 一芯片承座；及 数个引脚，环绕排列在所述芯片承座的至少一侧； 其中所述导线架在进行封装的至少一接触表面上设有数个多角星形凹坑。2.如权利要求1所述的导线架，其特征在于:所述多角星形凹坑的形状是至少为三个角的多角星形。3.如权利要求2所述的导线架，其特征在于:所述多角星形凹坑的星形尖角的平均角度介于30度至90度之间。4.如权利要求2所述的导线架，其特征在于:所述多角星形的星角数量是介于5至12的正多角星形，且其每一内角的角度介于36度至90度之间。5.如权利要求1所述的导线架，其特征在于:所述接触表面是所述芯片承座的一上表面和/或一下表面。6.如权利要求1所述的导线架，其特征在于:所述接触表面是所述引脚靠近所述芯片承座端的一内引脚端的一上表面和/或一下表面。7.如权利要求1所述的导线架，其特征在于:所述多角星形凹坑的纵向截面呈现外窄内宽的形状。8.如权利要求1所述的导线架，其特征在于:所述芯片承座的边缘与所述数个引脚呈穿插凹凸排列。9.如权利要求1所述的导线架，其特征在于:所述芯片承座、所述数个引脚和/或所述芯片承...

【专利技术属性】
技术研发人员：周素芬，
申请(专利权)人：日月光封装测试上海有限公司，
类型：发明
国别省市：