本发明专利技术涉及计算机硬件领域,属于嵌入式硬件平台领域,具体为一种基于FPGA和ARM的嵌入式高性能异构计算平台,其集FPGA与ARM的优点于一体,传输处理速度快,可扩展性好,可靠性高,解决了现有技术中的不足之处,实现软硬件系统的互补,提高系统的性能,其包括信息输入系统,信息输入系统连接ARM模块和FPGA模块后再连接信息输出系统。
【技术实现步骤摘要】
本专利技术涉及计算机硬件领域,属于嵌入式硬件平台领域,具体为一种基于FPGA和ARM的嵌入式高性能异构计算平台。
技术介绍
随着生产的发展和研究需要,对高速低成本的视频、音频、数字图像处理系统的需求日益增加,对于高速图像平台系统的研究十分热门。传统的图像处理系统,如单纯的FPGA芯片或者ARM芯片,处理速度慢而且处理功能过于简单,可扩展性也不好,当前也有用高速DSP、GPU实现的高速图像处理平台系统,但成本太高,性价比低。
技术实现思路
为了解决上述问题,本专利技术提供了一种基于FPGA和ARM的嵌入式高性能异构计算平台,其集FPGA与ARM的优点于一体,传输处理速度快,可扩展性好,可靠性高,解决了现有技术中的不足之处,实现软硬件系统的互补,提高系统的性能。其技术方案是这样的:一种基于FPGA和ARM的嵌入式高性能异构计算平台,其特征在于,其包括信息输入系统,所述信息输入系统连接ARM模块和FPGA模块后再连接信息输出系统。其进一步特征在于,所述ARM模块分别通过PCI Express Xl总线接口、GPMC与所述FPGA进行数据传输、通信, 所述FPGA模块通过SPI方式对所述ARM模块进行输入配置;所述FPGA模块外部I/O端口采用FMC标准插槽,所述FMC标准插槽使用两片160引脚的LPC,每个所述LPC设置有34对差分信号;所述FPGA连接两片容量为IGb的DDR3作为内存,所述DDR3内存采用13根地址线作为地址输入,16根数据线作为数据输出,9位控制信号;所述FPGA模块内嵌DP8386OTVH作为物理层收发器,采用GMII作为以太网接口,所述GMII采用8位数据接口,工作时钟为125MHz,外设RJ45网卡接口 ;所述FPGA模块采用超高速瞬态响应负载点电源模块PTH08T230W ;所述FPGA模块还包括LED显示模块、通用I/0口插座、Debug/JATG调试接口、系统时钟接口和4个通用数据传输平台;所述ARM模块为TMS320DM365数字媒体处理器,所述FPGA模块的主芯片为Spartan-6 XC6SLX150T的FPGA芯片;所述TMS320DM365数字媒体处理器包括ISIF、数字LCD控制器、SD闪存、EMAC, SP1、UART 接口、DDR2 内存、Flash ;所述 Spartan-6 XC6SLX150T 的 FPGA 芯片与所述 TMS320DM365数字媒体处理器之间引脚连接插座选用25X2的插座,所述Spartan-6 XC6SLX150T的FPGA芯片、所述TMS320DM365数字媒体处理器与其他接口的引脚连接插座也选用25X2的插座;所述信息输入系统包括VPSS、所述TMS320DM365数字媒体处理器的所述SD闪存,所述信息输出系统包括VPIF、连接所述Spartan-6 XC6SLX150T的FPGA芯片的所述RJ45网卡接口、所述TMS320DM365数字媒体处理器的所述UART接口。采用本专利技术的结构后,需要处理的信息通过信息输入系统输入后,ARM作为主控制器,负责数据和视频图像处理命令的调度和处理流程的控制,FPGA作为协处理器,变成了ARM处理器的硬件加速器,负责视频图像解释与图像处理显示,FPGA相当于ARM的外设,由接口实现挂接到ARM总线上,并映射到ARM的存储空间,使得ARM能够将数据和自定义的命令发送给FPGA进行处理,FPGA的并行逻辑架构可以实现逻辑核算术功能,内嵌的硬件乘法器可以实现高速实时运算,内嵌的DSP块可以实现高速的并行数据处理,最后将处理结果输出,提高了处理器和系统的效率,FPGA和ARM的结合集两者优点于一体,解决了现有技术中的不足之处,传输处理速度快,可扩展性好,可靠性高,实现软硬件系统的互补,提高系统的性能。附图说明图1为系统整体结构框 图2为FPGA模块功能及与ARM连接的框 图3为FPGA通信接口插座图一; 图4为FPGA通信接口插座图二 ; 图5为控制总线开关引脚连接 图6为TMS320DM365功能模块框 图7为RAM通信接口插座图一; 图8为RAM通信接口插座图二。具体实施例方式见图1所示,VPSS (视频处理子系统)连接ARM模块和FPGA模块后再连接VPIF(视频接口)输出,ARM模块外接有SD闪存和DDR2内存,FPGA模块外接两片DDR3内存,SD闪存可以作为数据输入端;见图2所示,ARM模块分别通过PCI Express Xl总线接口、GPMC (General Purpose Memory Controller,通用内存控制器)与FPGA进行数据传输、通信,FPGA模块通过SPI方式对ARM模块进行输入配置,PCI Express Xl总线实行点对点的串行连接,可以满足高额率的数据传输率,并可提供较高带宽;FPGA模块外部I/O端口采用FMC (FPGA Mezzanine Card)标准插槽,FMC标准插槽使用两片160引脚的LPC,每个LPC设置有34对差分信号,每个LPC有34对差分信号即68个用户自定义引脚,通过一个通用数据传输平台与FPGA通信,增加了 I/O端口的灵活性,降低了系统设计的成本;FPGA连接两片容量为IGb的DDR3作为内存,DDR3内存采用13根地址线作为地址输入,16根数据线作为数据输出,9位控制信号,其具有较高的外部数据传输率和先进的地址/命令与控制总线的拓扑结构,采用DDR3内存可以在控制成本的基础上减小功耗和发热量,通用性兼容性比较好,工作频率也比较高,容易被用户和厂家接受;FPGA模块内嵌DP8386OTVH作为物理层收发器,采用GMII (吉比特媒体独立接口)作为以太网接口,GMII采用8位数据接口,工作时钟为125MHz,传输速率可达1000Mbps,同时兼容MII所规定的10/100Mbps工作方式,外设RJ45网卡接口,可供网线连接;FPGA模块采用超高速瞬态响应负载点电源模块PTH08T230W,其可以满足平台供电需求以及系统对电源的低电磁干扰要求,PTH08T230W模块可供输入电压4.5V至14V,输出0.7V至5.5V范围使用,将输入为12V的交流电源分别转换为1.2V VCCINT供电,1.5V DDR3供电,1.8V PHY供电,2.5V和3.3V FMC供电等;FPGA模块还包括LED显示模块(用以显示系统工作状态)、通用1/0 口插座、Debug/JATG调试接口、系统时钟接口和4个通用数据传输平台,FPGA时钟模块设计中,单端用户时钟为IOOMHz,通过引脚FPGA_CLK0和FPGA_CLKI输入,采用输出硅振荡器Si500D通过引脚SYSCLK_N和 SYSCLK_P为系统输入差分时钟信号,采用超低抖动晶体时钟发生器⑶CM61002为MGT (Mult1-Gigabit Transceiver)提供差分时钟信号,此为现有技术;ARM模块为基于达芬奇技术的TMS320DM365数字媒体处理器,FPGA模块的主芯片为Xilinx公司的型号为Spartan-6 XC6SLX150T的FPGA芯片;见图6所示,TMS320DM365数字媒体处理器包括ISIF (图像传感器接口)、数字IXD控制器、SD (安全数本文档来自技高网...
【技术保护点】
一种基于FPGA和ARM的嵌入式高性能异构计算平台,其特征在于,其包括信息输入系统,所述信息输入系统连接ARM模块和FPGA模块后再连接信息输出系统。
【技术特征摘要】
1.一种基于FPGA和ARM的嵌入式高性能异构计算平台,其特征在于,其包括信息输入系统,所述信息输入系统连接ARM模块和FPGA模块后再连接信息输出系统。2.根据权利要求1所述的一种基于FPGA和ARM的嵌入式高性能异构计算平台,其特征在于,所述ARM模块分别通过PCI Express Xl总线接口、GPMC与所述FPGA进行数据传输、通信,所述FPGA模块通过SPI方式对所述ARM模块进行输入配置。3.根据权利要求1所述的一种基于FPGA和ARM的嵌入式高性能异构计算平台,其特征在于,所述FPGA模块外部I/O端口采用FMC标准插槽,所述FMC标准插槽使用两片160引脚的LPC,每个所述LPC设置有34对差分信号。4.根据权利要求1所述的一种基于FPGA和ARM的嵌入式高性能异构计算平台,其特征在于,所述FPGA连接两片容量为IGb的DDR3作为内存,所述DDR3内存采用13根地址线作为地址输入,16根数据线作为数据输出,9位控制信号。5.根据权利要求1所述的一种基于FPGA和ARM的嵌入式高性能异构计算平台,其特征在于,所述FPGA模块内嵌DP8386OTVH作为物理层收发器,采用GMII作为以太网接口,所述GMII采用8位数据接口,工作时钟为125MHz,外设RJ45网卡接口。6.根据权利要求1所述的一种基于FPGA和ARM的嵌入式高性能异构计算平台,其特征在于,所述FPGA模块采用超高速瞬态响应负载点电源模块PTH08T230W ;所述FPGA模块还包括L...
【专利技术属性】
技术研发人员:柴志雷,
申请(专利权)人:江苏复芯物联网科技有限公司,
类型:发明
国别省市:
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