用于FinFET器件的具有共形多晶硅层的复合伪栅极制造技术

本发明专利技术涉及一种FinFET。该FinFET包括形成在衬底上方的鳍状结构。栅极介电层至少部分地包裹鳍状结构的一部分。该栅极介电层包含高-k栅极介电材料。该FinFET包括共形地形成在栅极介电层上的多晶硅层。该FinFET包括形成在多晶硅层上方的金属栅电极层。本发明专利技术提供了一种制造FinFET的方法。该方法包括提供鳍状结构，该鳍状结构包含半导体材料。该方法包括：在鳍状结构上方形成栅极介电层；栅极介电层至少部分地包裹鳍状结构。该方法包括在栅极介电层上方形成多晶硅层，其中以共形方式形成多晶硅层。该方法包括在多晶硅层上方形成伪栅极层。本发明专利技术提供一种用于FinFET器件的具有共形多晶硅层的复合伪栅极。

【技术实现步骤摘要】

本专利技术涉及一种用于FinFET器件的复合伪栅极。
技术介绍
半导体集成电路(IC)产业经历了快速发展。IC材料和设计方面的技术进步产生了 IC代，其中每个代都具有比上一个代更小和更复杂的电路。然而，这些进步增加了加工和生产IC的复杂度，因此，为了实现这些进步，需要IC加工和生产方面中的同样发展。在集成电路发展过程中，功能密度(即每芯片面积上互连器件的数量)大幅增加了而几何尺寸(即使用制造工艺可以做出的最小的元件(或线))降低了。随着这种按比例缩小进步的发生，来自于制造和设计议题的挑战导致了三维设计的发展，诸如鳍状场效应晶体管(FinFET)器件。典型的FinFET器件由延伸自衬底的薄“鳍片”(或者鳍状结 构)制造而成。鳍片一般包括硅并且形成了晶体管器件的主体。在这种垂直鳍片中形成晶体管的沟道。在鳍片上方(例如，包裹)提供了栅极。这种类型的栅极允许更大的沟道控制。FinFET器件的其他优势包括降低的短沟道效应和更高的电流。但是，用于制造FinFET器件的栅极的常规工艺可以导致不良的栅极组合。因此，虽然制造FinFET器件的现有方法对于其预期的目的已经是大体上足够的，但是其没有在每个方面都完全令人满意。
技术实现思路
为了解决现有技术中存在的问题，根据本专利技术的一个方面，提供了一种半导体器件，包括:晶体管，包括:半导体层，设置在衬底上方，所述半导体层具有鳍状结构；栅极介电层，包裹至少一部分的所述半导体层；多晶硅层，以共形方式设置在所述栅极介电层上方；以及金属栅电极层，设置在所述多晶硅层上方。在上述半导体器件中，其中，所述多晶硅层具有基本上恒定的厚度。在上述半导体器件中，其中，所述晶体管是n-型FinFET器件。在上述半导体器件中，其中，所述晶体管是n-型FinFET器件，还包括邻近所述n-型FinFET器件设置的p-型FinFET器件，其中，所述p_型FinFET器件不包括多晶硅层。在上述半导体器件中，其中，至少一部分的所述栅极介电层形成在介电隔离部件上。在上述半导体器件中，其中，所述栅极介电层、所述多晶硅层、以及所述金属栅电极层共同地设置在层间介电(ILD)层旁边。 在上述半导体器件中，其中，所述栅极介电层包含高-k介电材料。根据本专利技术的另一方面，还提供了一种FinFET半导体器件，包括:鳍状结构，形成在衬底上方；栅极介电层，至少部分地包裹所述鳍状结构的一部分，所述栅极介电层包含高-k栅极介电材料；多晶硅层，共形地形成在所述栅极介电层上；以及金属栅电极层，形成在所述多晶硅层上方。在上述FinFET半导体器件中，其中，所述多晶硅层位于所述栅极介电层之上的部分的厚度与所述多晶硅层位于所述鳍状结构底部附近的部分的厚度基本上相同。在上述FinFET半导体器件中，其中，所述FinFET半导体器件是n_型FinFET。在上述FinFET半导体器件中，其中，所述FinFET半导体器件是n_型FinFET，其中，所述FinFET半导体器件邻近P-型FinFET设置，所述p-型FinFET包括栅极介电层和金属栅电极层，但不包括多晶硅层。在上述FinFET半导体器件中，其中所述衬底包括介电隔离部件；所述鳍状结构延伸到所述介电隔离部件之上；以及所述栅极介电层部分地位于所述介电隔离部件的上方。在上述FinFET半导体器件中，还包括邻近于所述栅极介电层、所述多晶硅层、和所述金属栅电极层的层间介电(ILD)层。根据本专利技术的又一方面，还提供了一种制造FinFET器件的方法，包括:提供鳍状结构，所述鳍状结构包含半导体材料；在所述鳍状结构上方形成栅极介电层，所述栅极介电层至少部分地包裹所述鳍状结构；在所述栅极介电层上方形成多晶硅层，其中，以共形方式形成所述多晶硅层；以及在所述多晶硅层上方形成伪栅极层。在上述方法中，其中，所述多晶硅层位于所述栅极介电层之上的部分的厚度基本上等于所述多晶硅层位于所述鳍状结构底部附近的部分的厚度。在上述方法中，其中，所 述栅极介电层包含高_k介电材料。在上述方法中，还包括:使所述伪栅极层图案化以限定出多个伪栅极；用层间介电(ILD)层填充位于所述伪栅极之间的间隔；以及采用抛光工艺使所述伪栅极和所述ILD层平坦化。在上述方法中，还包括:使所述伪栅极层图案化以限定出多个伪栅极；用层间介电(ILD)层填充位于所述伪栅极之间的间隔；以及采用抛光工艺使所述伪栅极和所述ILD层平坦化，还包括:通过蚀刻工艺去除所述伪栅极以暴露出所述多晶硅层，其中，在所述多晶硅层和所述伪栅极之间存在高蚀刻选择性；以及在所述多晶硅层上方形成多个金属栅电极。在上述方法中，还包括:使所述伪栅极层图案化以限定出多个伪栅极；用层间介电(ILD)层填充位于所述伪栅极之间的间隔；以及采用抛光工艺使所述伪栅极和所述ILD层平坦化，其中:所述伪栅极层包含氮化硅材料；以及所述ILD层包含氧化硅材料。在上述方法中，其中，所述FinFET器件是n_型FinFET器件。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的方面。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚论述起见，各种部件的尺寸可以被任意增大或缩小。图1至图9示出了根据图1的方法制造FinFET器件的各个阶段的片段三维主视图。图10是根据本专利技术的各个方面示出制造半导体器件的方法的流程图。具体实施方式应当了解为了实施各个实施例的不同部件，以下公开提供了许多不同的实施例或实例。以下描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例且并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一部件和第二部件之间的实施例，使得第一部件和第二部件不直接接触。另外，为了方便起见，使用术语“顶部”、“底部”、“在...之下”、“在...之上”等等并且本意不是限制实施例的范围为任何具体的方向。为了简明和清楚，可以任意地以不同的比例绘制各种部件。另外，本专利技术可以在各个实施例中重复参考数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所论述的结构之间的关系。FinFET器件的使用已经广泛流行于半导体产业中。参考图1，示出了 FinFET器件20的示意性片段三维视图。FinFET器件20包括在衬底上构建的多个非平面多栅极晶体管。在示出的实施例中，FinFET器件20包括nFET器件30和pFEF器件40。每个nFET器件30和pFEF器件40包括形成nFET器件30或pFEF器件40的主体的薄硅“鳍状”结构(被称为鳍片)。形成nFET器件30或pFEF器件40的栅极以包裹鳍片50。nFET器件30或pFEF器件40的源极和漏极区(本文未具体示出)形成在它们相应的栅极的相对面上的延伸鳍片内。鳍片50本身作为沟道起作用。nFET器件30或pFEF器件40的有效沟道长度由鳍片50的尺寸确定。FinFET器件提供了优于传统金属-氧化物半导体场效应晶体管(MOSFET)器件(也被称为平面型器件)的若干优势。这些优势 可以包括良好的芯片面积效率、改善的载流子迁移率、以及与平面型器件的制造工艺相兼容的制造工艺。因此，采用FinFET器件设计集成本文档来自技高网...

【技术保护点】
一种半导体器件，包括：晶体管，包括：半导体层，设置在衬底上方，所述半导体层具有鳍状结构；栅极介电层，包裹至少一部分的所述半导体层；多晶硅层，以共形方式设置在所述栅极介电层上方；以及金属栅电极层，设置在所述多晶硅层上方。

【技术特征摘要】
2012.01.19 US 13/353,9751.一种半导体器件，包括: 晶体管，包括: 半导体层，设置在衬底上方，所述半导体层具有鳍状结构； 栅极介电层，包裹至少一部分的所述半导体层； 多晶硅层，以共形方式设置在所述栅极介电层上方；以及 金属栅电极层，设置在所述多晶硅层上方。2.根据权利要求1所述的半导体器件，其中，所述多晶硅层具有基本上恒定的厚度。3.根据权利要求1所述的半导体器件，其中，所述晶体管是n-型FinFET器件。4.根据权利要求3所述的半导体器件，还包括邻近所述n-型FinFET器件设置的p-型FinFET器件，其中，所述P-型FinFET器件不包括多晶硅层。5.一种FinFET半导体器件，包括: 鳍状结构，形成在衬底上方； 栅极介电层，至少部分地包裹所述鳍状结构的一部分，所述栅极介电层包含高-k栅极介电材料； 多晶硅层，共形地形...

【专利技术属性】
技术研发人员：黄渊圣，解子颜，张铭庆，陈昭成，陈嘉仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：