一种SRAM型FPGA串扰验证方法，基于SRAM型FPGA串扰验证装置实现，该装置包括PC机、FPGA插座、信号输入单元以及可调负载电容；SRAM型FPGA串扰的验证方法包括：单个I/O-BANK中最大/最小串扰噪声验证、相邻I/O-BANK间的串扰影响以及串扰与输出翻转速率、输入信号边沿以及负载电容的关系；验证过程中，通过PC机为待验证FPGA提供不同的配置文件，并在不同测试条件下，检测待验证FPGA中的被干扰线上的噪声大小来实现对FPGA器件在串扰噪声的验证。
【技术实现步骤摘要】
本专利技术涉及一种SRAM型FPGA串扰验证方法，属于FPGA的应用验证
技术介绍
随着半导体技术的发展，SRAM型FPGA的集成度不断增高。从而，一方面FPGA的I/O端口不断增多且分布更加密集，使得I/O之间更加容易相互干扰；另一方面由于功耗及散热的原因，FPGA的工作电压变低，使得I/O对干扰更加敏感。故在FPGA的应用过程中，I/O之间极容易产生串扰噪声，且可产生较为显著的影响。因此，FPGA器件本身I/O之间的串扰噪声以及对串扰噪声的容忍程度成为衡量FPGA器件优劣的一个标准。
技术实现思路
本专利技术的技术解决问题是:克服现有技术的不足，提供了一种SRAM型FPGA串扰验证方法，可以实现对FPGA器件本身所能产生以及所能承受的串扰噪声进行验证。本专利技术的技术解决方案是:一种SRAM型FPGA串扰验证方法，包括单个Ι/0-ΒΑΝΚ中最大/最小串扰噪声验证、相邻Ι/0-ΒΑΝΚ间的串扰噪声验证和串扰的影响因素验证；所述单个Ι/0-ΒΑΝΚ中最大/最小串扰噪声验证包括如下步骤:(I)选取 SRAM 型 FPGA 的一个 Ι/0-ΒΑΝΚ ；(2)在选取出的Ι/0-ΒΑΝΚ内将与地线相邻的一个I/O端口配置为干扰线，所述干扰线为输出端口并持续输出方波；(3)将所述Ι/0-ΒΑΝΚ内的其它I/O端口逐一配置为静态低电平信号，作为被干扰线.-^4 ，(4)测试所有被干扰线上串扰噪声的幅度并记录；(5)将所有的被干扰线逐一配置为静态高电平信号，再次测试所有被干扰线上串扰噪声的幅度并记录；(6)在所述Ι/0-ΒΑΝΚ内将与输出驱动电源线相邻的I/O端口配置为干扰线，持续输出方波，重复执行步骤⑶ (5)；(7)在所述Ι/0-ΒΑΝΚ内将干扰线配置在远离地和电源管脚的位置，再次重复执行步骤⑶ (5)；(8)根据步骤(5) (7)中记录下来的被干扰线上串扰噪声的幅度，统计得出所述I/O-BANK内最大/最小串扰噪声；所述相邻Ι/0-ΒΑΝΚ间的串扰噪声验证包括如下步骤:(a)选择SRAM型FPGA中的两个相邻Ι/0-ΒΑΝΚ ；(b)分别在所述两个Ι/0-ΒΑΝΚ中选出一个I/O端口，并使两个I/O端口间的距离最近；(c)在两个I/O端口中， 将其中一个作为干扰线，配置为输出端口并持续输出方波，另一个作为被干扰线，在将所述被干扰线配置为静态低电平电压和静态高电平电压的情况下，分别测量被干扰线上的串扰噪声幅度；(d)将步骤(C)中的干扰线和被干扰线的位置互换，再测量被干扰线上的串扰噪声幅度；(e)选择其它相邻的两个Ι/0-ΒΑΝΚ，重复执行步骤(b) (d)，完成所选择SRAM型FPGA中所有相邻的两个Ι/0-ΒΑΝΚ之间的串扰噪声验证；所述串扰的影响因素验证包括如下步骤:(aa)在SRAM型FPGA的一个Ι/0-ΒΑΝΚ中，选择远离地和电源管脚的两个I/O端口分别作为干扰线和被干扰线，将干扰线配置为输出端口并且持续输出方波；(bb)调整干扰线上输出信号的输出翻转速率，分别在被干扰线保持静态低电平电压和静态高电平电压的条件下，测量被干扰线上串扰噪声的幅度并记录；(cc)调整干扰线上输出信号的负载电容大小，分别在被干扰线保持静态低电平电压和静态高电平电压的条件下，测量被干扰线上串扰噪声的幅度并记录；(dd)将干扰线配置为输入端口，调整干扰线上输入信号的边沿速率，分别在被干扰线保持静态低电平和静态高电平电压的条件下，检测被干扰线上串扰噪声的幅度并记录。 所述串扰的影响因素包括输出翻转速率、输入信号边沿速率和负载电容大小。本专利技术与现有技术相比的有益效果是:(I)本专利技术提供了一个SRAM型FPGA串扰验证方法，可根据器件应用验证的需要，随时对验证项目或方法进行调整和测试。(2)本专利技术对于国内不同生产厂不同规格的SRAM型FPGA可以通用，并且对于国外Xilinx公司不同规格的SRAM型FPGA也可以通用，能够方便的对不同生产厂的串扰状况进行比对测试。附图说明图1为单个Ι/0-ΒΑΝΚ中最大/最小串扰噪声验证方法示意图；图2为相邻Ι/0-ΒΑΝΚ间的串扰影响的验证方法示意图；图3为串扰的影响因素验证示意图；图4为验证装置示意图。具体实施例方式下面结合附图对本专利技术的具体实施方式进行进一步的详细描述。本专利技术提出的一种SRAM型FPGA串扰验证方法基于如下装置进行:如图4所示，SRAM型FPGA串扰验证装置包括:PC机、FPGA插座、信号输入单元及可调负载电容；PC机:为待验证FPGA提供配置文件并通过JTAG方式配置FPGA ；FPGA插座:为待验证FPGA与验证装置提供接口 ；信号输入单元:为待验证FPGA提供边沿上升/下降时间可调的输入信号；可调负载电容:为待验证FPGA提供大小可调的负载电容。本专利技术SRAM型FPGA串扰验证方法，包括单个Ι/0-ΒΑΝΚ中最大/最小串扰噪声验证、相邻Ι/0-ΒΑΝΚ间的串扰噪声验证和串扰的影响因素验证；串扰的影响因素包括输出翻转速率、输入信号边沿速率和负载电容大小。FPGA芯片有很多I/O端口，为了管理方便，将所有I/O端口分成若干Ι/0-ΒΑΝΚ，每一款FPGA芯片的Ι/0-ΒΑΝΚ在芯片出厂时已经确定。如图1所示，单个Ι/0-ΒΑΝΚ中最大/最小串扰噪声验证包括如下步骤:(I)选取 SRAM 型 FPGA 的一个 Ι/0-ΒΑΝΚ ；(2)在选取出的Ι/0-ΒΑΝΚ内将与地线相邻的一个I/O端口配置为干扰线，所述干扰线为输出端口并持续输出方波；(3)将所述Ι/0-ΒΑΝΚ内的其它I/O端口逐一配置为静态低电平信号，作为被干扰线.-^4 ，(4)通过示波器测试测试所有被干扰线上串扰噪声的幅度并记录；(5)将所有的被干扰线逐一配置为静态高电平信号，再次测试所有被干扰线上串扰噪声的幅度并记录；(6)在所述Ι/0-ΒΑΝΚ内将与输出驱动电源线相邻的I/O端口配置为干扰线，持续输出方波，重复执行步骤⑶ (5)；(7)在所述Ι/0-ΒΑΝΚ内将干扰线配置在远离地和电源管脚的位置，再次重复执行步骤⑶ (5)；(8)根据步骤(5) (7)中记录下来的被干扰线上串扰噪声的幅度，统计得出所述I/O-BANK内最大/最小串扰噪声；如图2所示，相邻Ι/0-ΒΑΝΚ间的串扰噪声验证包括如下步骤:(a)选择SRAM型FPGA中的两个相邻Ι/0-ΒΑΝΚ ；(b)分别在所述两个Ι/0-ΒΑΝΚ中选出一个I/O端口，并使两个I/O端口间的距离最近；(c)在两个I/O端口中，将其中一个作为干扰线，配置为输出端口并持续输出方波，另一个作为被干扰线，在将所述被干扰线配置为静态低电平电压和静态高电平电压的情况下，分别测量被干扰线上的串扰噪声幅度；(d)将步骤(C)中的干扰线和被干扰线的位置互换，再测量被干扰线上的串扰噪声幅度；(e)选择其它相邻的两个Ι/0-ΒΑΝΚ，重复执行步骤(b) (d)，完成所选择SRAM型FPGA中所有相邻的两个Ι/0-ΒΑΝΚ之间的串扰噪声验证；如图3所示，串扰的影响因素验证包括如下步骤:(aa)在SRAM型FPGA的一个Ι/0-ΒΑΝΚ中，选择远离地和电源管脚的两个I/O端口分别作为干扰线和被干扰线，将干扰线配置为输出端口并且持续输出方波；(bb)调整干扰线上输出信号的输出翻转速本文档来自技高网...
【技术保护点】
一种SRAM型FPGA串扰验证方法，其特征在于：包括单个I/O?BANK中最大/最小串扰噪声验证、相邻I/O?BANK间的串扰噪声验证和串扰的影响因素验证；所述单个I/O?BANK中最大/最小串扰噪声验证包括如下步骤：(1)选取SRAM型FPGA的一个I/O?BANK；(2)在选取出的I/O?BANK内将与地线相邻的一个I/O端口配置为干扰线，所述干扰线为输出端口并持续输出方波；(3)将所述I/O?BANK内的其它I/O端口逐一配置为静态低电平信号，作为被干扰线；(4)测试所有被干扰线上串扰噪声的幅度并记录；(5)将所有的被干扰线逐一配置为静态高电平信号，再次测试所有被干扰线上串扰噪声的幅度并记录；(6)在所述I/O?BANK内将与输出驱动电源线相邻的I/O端口配置为干扰线，持续输出方波，重复执行步骤(3)～(5)；(7)在所述I/O?BANK内将干扰线配置在远离地和电源管脚的位置，再次重复执行步骤(3)～(5)；(8)根据步骤(5)～(7)中记录下来的被干扰线上串扰噪声的幅度，统计得出所述I/O?BANK内最大/最小串扰噪声；所述相邻I/O?BANK间的串扰噪声验证包括如下步骤：(a)选择SRAM型FPGA中的两个相邻I/O?BANK；(b)分别在所述两个I/O?BANK中选出一个I/O端口，并使两个I/O端口间的距离最近；(c)在两个I/O端口中，将其中一个作为干扰线，配置为输出端口并持续输出方波，另一个作为被干扰线，在将所述被干扰线配置为静态低电平电压和静态高电平电压的情况下，分别测量被干扰线上的串扰噪声幅度；(d)将步骤(c)中的干扰线和被干扰线的位置互换，再测量被干扰线上的串扰噪声幅度；(e)选择其它相邻的两个I/O?BANK，重复执行步骤(b)～(d)，完成所选择SRAM型FPGA中所有相邻的两个I/O?BANK之间的串扰噪声验证；所述串扰的影响因素验证包括如下步骤：(aa)在SRAM型FPGA的一个I/O?BANK中，选择远离地和电源管脚的两个I/O端口分别作为干扰线和被干扰线，将干扰线配置为输出端口并且持续输出方波；(bb)调整干扰线上输出信号的输出翻转速率，分别在被干扰线保持静态低电平电压和静态高电平电压的条件下，测量被干扰线上串扰噪声的幅度并记录；(cc)调整干扰线上输出信号的负载电容大小，分别在被干扰线保持静态低电平电压和静态高电平电压的条件下，测量被干扰线上串扰噪声的幅度并记录；(dd)将干扰线配置为输入端口，调整干扰线上输入信号的边沿速率，分别在被干扰线保持静态低电平和静态高电平电压的条件下，检测被干扰线上串扰噪声的幅度并记录。...
【技术特征摘要】
1.一种SRAM型FPGA串扰验证方法，其特征在于:包括单个Ι/0-ΒΑΝΚ中最大/最小串扰噪声验证、相邻Ι/0-ΒΑΝΚ间的串扰噪声验证和串扰的影响因素验证； 所述单个Ι/0-ΒΑΝΚ中最大/最小串扰噪声验证包括如下步骤:(1)选取SRAM 型 FPGA 的一个 I/O-BANK ； (2)在选取出的Ι/0-ΒΑΝΚ内将与地线相邻的一个I/O端口配置为干扰线，所述干扰线为输出端口并持续输出方波； (3)将所述Ι/0-ΒΑΝΚ内的其它I/O端口逐一配置为静态低电平信号，作为被干扰线； (4)测试所有被干扰线上串扰噪声的幅度并记录； (5)将所有的被干扰线逐一配置为静态高电平信号，再次测试所有被干扰线上串扰噪声的幅度并记录； (6)在所述Ι/0-ΒΑΝΚ内将与输出驱动电源线相邻的I/O端口配置为干扰线，持续输出方波，重复执行步骤⑶ (5)； (7)在所述Ι/0-ΒΑΝΚ内将干扰线配置在远离地和电源管脚的位置，再次重复执行步骤(3) (5)； (8)根据步骤(5) (7)中记录下来的被干扰线上串扰噪声的幅度，统计得出所述I/O-BANK内最大/最小串扰噪声； 所述相邻Ι/0-ΒΑΝΚ间的串扰噪声验证包括如下步骤: (a)选择SRAM型FPGA中的两个相邻Ι/0-ΒΑΝΚ； (b)分别在所述两个Ι/0-ΒΑΝΚ中选出一个I/O端口，并使两个I/O端口间的距离最近； (c...
【专利技术属性】
技术研发人员：陈少磊，高媛，王文炎，张磊，张洪伟，江理东，
申请(专利权)人：中国空间技术研究院，
类型：发明
国别省市：
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