本发明专利技术涉及一种基于应变的隔离材料的三维晶体管应变工程技术，在三维晶体管组态中，至少在漏极及源极区中提供一应变诱发隔离材料，借此诱发一应变，特别是在三维晶体管的PN接面处或其附近。在此情形下，可实现优异的晶体管效能，然而在一些示范具体实施例中，甚至相同类型的内部受应力隔离材料可导致P型沟道晶体管与N型沟道晶体管有优异的晶体管效能。
【技术实现步骤摘要】
本揭示内容大体有关于包含有非平面型沟道架构的晶体管组件的高度精密集成电路的制造。
技术介绍
先进集成电路(例如，CPU、储存装置、ASIC (特殊应用集成电路)及其类似者)的制造要求根据指定的电路布局在给定的芯片区上形成大量的电路组件，其中场效应晶体管为一种重要的电路组件，其系实质决定集成电路的效能。一般而言，目前实施的工艺技术有多种，其中对于含有场效应晶体管的多种复杂电路，MOS技术是目前最有前途的方法之一，因为由操作速度及/或耗电量及/或成本效率看来，它具有优越的特性。在使用MOS技术制造复杂的集成电路期间，会在包含结晶半导体层的基板上形成数百万个晶体管，例如，N型沟道晶体管与P型沟道晶体管。不论是考虑N型沟道晶体管还是P型沟道晶体管，场效应晶体管通常包含所谓的PN接面，其是由被称作漏极及源极区域的重度掺杂区域与轻度掺杂或无掺杂区域(例如，经配置成与重度掺杂区域毗邻的沟道区域)的接口形成。在场效应晶体管中，形成于该沟道区域附近以及借由细薄绝缘层而与该沟道区隔开的栅电极可用来控制沟道区域的导电率，亦即，导电沟道的驱动电流能力。在因施加适当的控制电压至栅电极而形成导电沟道后，除了别的以外，该沟道区域的导电率取决于掺杂物浓度、电荷载子的迁移率(mobility)、以及对平面型晶体管架构而言，取决于源极区域与漏极区域的距离，此一距离也被称作沟道长度。由于有实质无限的可用性、已熟悉硅及相关材料和工艺的特性、以及过去50年来累积的经验，目前极大多数的集成电路都基于硅来形成。因此，硅可能仍为可供选择用于经设计成可量产的未来电路世代的材料。硅在制造半导体装置上很重要的理由之一是硅/二氧化硅接口的优越特性允许不同的区域有可靠的电气绝缘。硅/二氧化硅接口在高温很稳定，从而允许后续高温工艺的效能，例如像退火循环(anneal cycle)所要求的，可激活掺杂物及纠正晶体损伤而不牺牲接口的电气特性。基于以上所提出的理由，二氧化硅在场效应晶体管中最好用来作为隔开栅电极(常由多晶硅或其它含金属材料构成)与硅沟道区域的栅极绝缘层的基材。在稳定地改善场效应晶体管的装置效能下，已持续减少沟道区域的长度以改善切换速度及驱动电流能力。由于晶体管效能除了别的以外还受控于施加至栅电极的电压，该电压可使沟道区域的表面反转成有够高的电荷密度用以对于给定的供给电压可提供想要的驱动电流，必须维持有一定程度的电容稱合(capacitive coupling),其是由栅电极、沟道区域及配置于其间的二氧化硅所形成的电容器提供。结果，减少用于平面型晶体管组态的沟道长度要求增加电容耦合以避免在晶体管操作期间有所谓的短沟道行为。该短沟道行为可能导致泄露电流增加以及导致临界电压有显着的变异。积极缩小以具有相对低的供给电压从而减少临界电压的平面型晶体管装置可能受苦于泄露电流的指数增加，因为需要增强栅电极与沟道区域的电容耦合。因此，必须对应地减少二氧化硅层的厚度以在栅极与沟道区域之间提供必要的电容。例如，约0.08微米的沟道长度可需要由二氧化硅制成厚约1.2奈米的栅极介电层。对于这些理由，已开发出多种替代方案企图进一步增强平面型晶体管的效能同时避免上述问题。例如，考虑换掉作为栅极绝缘层材料的二氧化硅，特别是极薄的二氧化硅栅极层。例如，可使用介电常数大幅提高的介电材料，例如氧化铪及其类似者。因此，已开发出精密的方法以便基于优异栅极介电材料(所谓高k介电材料)来形成栅电极结构。除了优异高k介电材料以外，也使用含金属电极材料以便实现提高栅电极结构的整体导电率以及提供用于适当地调整各种晶体管的功函数的有效机构。例如，在早期制造阶段可提供高k介电材料，亦即，在图案化栅电极结构时，或借由应用所谓取代栅极法(replacement gateapproach)可在极先进制造阶段与高度导电电极金属一起提供。虽然提供精密栅电极结构的这些方法有助于显着增强晶体管的效能特性，然而在进一步缩放晶体管的整体尺寸时仍有显着的问题。根据其它的策略，借由修改硅基半导体材料的晶格结构可有效地提高平面型晶体管的效能。众所周知，拉伸或压缩应变可显着改变硅基半导体材料的电荷载子迁移率，从而使得大幅增强平面型晶体管的效能成为有可能。例如，以硅基材料的标准晶向而言，沿着平面型晶体管的沟道区域的电流流动方向产生拉伸应变分量可显着增加电子的迁移率，因而，可增加晶体管的切换速度及驱动电流能力。另一方面，以相同的标准结晶组态而言，沟道区域中的单轴压缩应变可增强电洞的迁移率，从而提供提高P型沟道晶体管的效能的可能性。借由提供可形成晶体管的对应主动区域于其中的含全域应变半导体材料(globallystrained semiconductor material),可得到对应应变分量。在其它公认有效的工艺技术中，借由实作各种应变诱发机构，可在晶体管的沟道区域中局部产生应变，例如在N型沟道晶体管及/或P型沟道晶体管的漏极及源极区域中加入应变诱发半导体材料。例如，硅/锗合金加入漏极及源极区域，由于硅基材料与硅/锗合金的晶格失配，可产生应变组态，从而诱发实质单轴压缩应变分量，因而这可提高P型沟道晶体管的效能。此外，可用极靠近晶体管的高度受应力材料(highly stressed material)的形式应用其它公认有效的应变诱发机构，从而也诱发所欲应变分量。为此目的，在晶体管组件的接触层级加入层间介电材料可用来诱发所欲应变类型。图1a的透视图示意图示包含平面型晶体管150的精密半导体装置100，其用于复杂的逻辑电器，例如CPU及其类似者，以便得到高切换速度以及必要的驱动电流，这在精密应用是必要的。如图示，习知装置100可包含基板101，例如硅基板及其类似者，有可能结合埋藏绝缘层102，借此提供绝缘层上覆硅(SOI)架构，就切换速度及其类似者而言，这大体可提供某些优点。此外，形成硅基半导体层103于埋藏绝缘层102上以及可包含侧向用隔离结构(例如，浅沟槽隔离及其类似者)刻画的多个“主动”区域103a。应了解，主动区域应视为其中形成或将会形成适当PN接面供用于至少一晶体管组件的半导体区域。在图示实施例中，主动区域103a包含源极区域152s与漏极区域153d，它们可为高度掺杂半导体区域以便提供中高导电率以及与位于源极区域152s、漏极区域153d之间的沟道区域154形成PN接面。在P沟道富集晶体管(P channel enrichment transistor)的情形下,漏极及源极区域153d、152s可受P型掺杂,而沟道区域154可受轻度N型掺杂。因此,在P型沟道晶体管的情形下，为了实现晶体管150的高驱动电流，沟道区域154必须富含作为电荷载子的电洞以致能由源极区域152s至漏极区域153d的P型传导路径。至于N型沟道晶体管，必须提供反向掺杂的漏极及源极区域和沟道区域。此外，晶体管150包含栅电极结构151，它可包含形成于栅极介电材料151b上的电极材料151a，从而使电极材料151a与沟道区域154分离。此外，经常可能在电极材料151a的侧壁上形成间隔体结构151c，其中，为了便于说明，以透明方式图示间隔体151c以免不必要地混淆晶体管150的图解说明。沟道区域154与栅极介电材料151b的接口可实质决定晶体本文档来自技高网...
【技术保护点】
一种方法，其包含下列步骤：在晶体管的半导体区域的漏极区及源极区中形成一或更多个半导体鳍片，利用沟道区侧向隔开该漏极区与该源极区，该等半导体鳍片在长度方向呈长形以及有侧壁及正面；形成与该一或更多个半导体鳍片的侧壁的至少一部份侧向毗邻的应变诱发隔离材料，该隔离材料在该漏极及源极区之中的该等半导体鳍片中诱发与该长度方向垂直的应变；以及在该沟道区上形成栅电极结构。
【技术特征摘要】
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【专利技术属性】
技术研发人员：T·巴利道夫，A·魏，T·赫尔曼，S·弗莱克豪斯基，R·伊尔根，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：
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