本发明专利技术提供用于在形成在半导体基板上的沟槽内形成掩埋导电层的方法、用于控制外延生长的半导体材料的厚度的方法、用于控制外延生长的半导体材料的厚度的方法、用于形成沟槽栅型晶体管的方法。方法包括：在半导体基板和所述沟槽的上表面上形成第一介电材料层；在第一介电材料层上形成第一导电材料层；图样化第一介电材料层和所述第一导电材料层以形成第一导电电极，所述第一导电电极包括在所述沟槽内沿着所述沟槽的纵轴延伸的第一部分以及在所述沟槽的第一末端处的所述基板的顶部上延伸的第二部分；在所述第一导电材料层上形成第二介电材料层；在所述第二导电材料层上形成第二介电材料层；以及图样化所述第二介电材料层和所述第二导电材料层。
【技术实现步骤摘要】
总体来说，本专利技术涉及半导体器件，具体来说，涉及关于改进的功率半导体器件(例如，晶体管和二极管)及其制造方法，包括封装和结合有功率半导体器件的电路的各种实施例。
技术介绍
功率半导体器件中的关键部件是固态开关(solid state switch)。从自动应用中对电池操作的消费电子器件的点火控制，到工业应用中的功率转换，都需要最满足特定应用需要的功率开关。持续发展包括诸如功率金属氧化物半导体场效应晶体管(功率M0SFET)、绝缘栅型双极性晶体管(IGBT)和各种类型的闸流管的固态电子开关来满足这种需要。例如，在功率MOSFET的情况下，在许多其他技术中，已经开发了具有横向沟道(lateral channel)的双扩散结构(DMOS)(例如,Blanchard等人的美国专利第4，682，405号)、沟槽栅(trenched gate)结构(例如，Mo等人的美国专利第6，429，481号)、以及用于晶体管漂移区中电荷平衡的各种技术(例如，Temple的美国专利第4，941，026号、Chen的第5，216，275号、以及Neilson的第6，081，009号)，以满足不同且经常为竞争性能的需求。用于定义功率开关的某些性能特性是其导通电阻、击穿电压和开关速度。根据特殊应用的要求，不同的侧重点放在这些性能标准的每个上。例如，对于大于大约300-400伏特的功率应用来说，IGBT与功率MOSFET相比显示出固有较低的导通电阻，但是由于其较慢的断开特性使其开关速度较低。因此，对于具有要求低导通电阻的低开关频率的大于400伏特的应用来说，IGBT是优选的开关，而功率MOSFET经常是用于相对较高的频率应用所选择的器件。如果给定应用的频率要求指定所使用的开关类型，那么电压要求确定具体开关的组成结构。例如，在功率MOSFET的情况下，因为漏极-源极的导通电阻Rdsmi和击穿电压之间的比例关系，使得造成了在改进晶体管电压性能的同时保持低Rdsmi的困难。已经开发了在晶体管漂移区中的各种电荷平衡结构来解决这个困难，并且获得不同程度的成功。器件性能参数也会受到制造工艺和管芯(die)封装的影响。已经做出各种努力以通过发展各种改进的工艺和封装技术来解决这些问题中的某些问题。无论是在超便携消费电子器件中还是在通信系统中的路由器和集线器中，功率开关的各种应用随着电子工业的扩张而持续增长。因此，功率开关是具有高发展潜力的半导体器件。
技术实现思路
本专利技术提供了用于各种功率电子应用的功率器件及其制造方法、封装、以及结合有功率器件的电路的各种实施例。概括地，本专利技术的一个方面将许多电荷平衡技术和其他用于减小寄生电容的技术进行结合，以实现具有改进的电压性能、较高开关速度、以及较低导通电阻的功率器件的各种实施例。本专利技术的另一方面提供了用于低、中和高压器件的改进终端结构(termination structure)。根据本专利技术的其他方面,提供了功率器件制造的改进方法。通过本专利技术的各种实施例提供了对具体处理步骤的改进，例如，沟槽的形成、沟槽内介电层的形成、台面结构(mesa structure)的形成、用于减小基板厚度的工艺。根据本专利技术的另一方面，电荷平衡的功率器件将诸如二极管的温度和电流感应元件结合在相同的管芯上。本专利技术的其他方面改进了功率器件的等效串联电阻(ESR)、或栅极电阻，在与功率器件相同的芯片上结合附加电路，以及提供了对电荷平衡功率器件的封装的改进。根据本专利技术的一个方面，提供一种半导体器件，包括:第一导电类型的漂移区；阱区，在所述漂移区之上延伸，并具有与所述第一导电类型相反的第二导电类型；有源沟槽，穿过所述阱区延伸并延伸进所述漂移区，沿着所述有源沟槽的侧壁和底部设置介电材料，且所述有源沟槽基本上填充有第一屏蔽导电层和栅极导电层，所述第一屏蔽导电层设置在所述栅极导电层之下，并通过电极间介电材料与所述栅极导电层分离；源极区，具有所述第一导电类型，其形成在与所述有源沟槽相邻的所述阱区中；以及电荷控制沟槽，比所述有源沟槽更加深入地延伸进所述漂移区中，并基本上填充有用于在所述漂移区中的垂直电荷控制的材料。优选地，沿着所述电荷控制沟槽设置介电材料层，且所述电荷控制沟槽基本上填充有导电材料。优选地，所述源电极将所述电荷控制沟槽内的所述导电材料电连接到所述源极区。优选地，在所述电荷控制沟槽内设置有多个导电层，所述多个导电层垂直堆叠并通过介电材料彼此分离以及与所述沟槽侧壁分离。优选地，电偏置在所述电荷控制沟槽内的所述多个导电层，以在所述漂移区中提供垂直电荷平衡。优选地，在所述电荷控制沟槽内的所述多个导电层被配置为独立偏置。优选地，在所述电荷控制沟槽内的所述多个导电层的厚度不同。优选地，在所述电荷控制沟槽内较深入的所述第一导电层的厚度小于设置在所述第一导电层上的第二导电层的厚度。优选地，所述有源沟槽内的所述第一屏蔽导电层被配置为电偏置到期望电位。优选地，所述第一屏蔽导电层和所述源极区电连接到基本相同的电位。优选地，所述有源沟槽还包括设置在所述第一屏蔽导电层之下的第二屏蔽导电层。优选地，所述第一屏蔽导电层和第二屏蔽导电层的厚度不同。优选地，所述第一屏蔽导电层和第二屏蔽导电层被配置为独立偏置。优选地,所述电荷控制沟槽基本上填充有介电材料。优选地，所述半导体器件还包括沿着所述电荷控制沟槽的外侧壁延伸的第二导电材料的衬套。优选地，所述半导体器件还包括肖特基结构，其形成在所述电荷控制沟槽和第二相邻电荷控制沟槽之间。根据本专利技术的另一方面，提供一种半导体器件，包括:第一导电类型的漂移区；阱区，在所述漂移区之上延伸，并具有与所述第一导电类型相反的第二导电类型；有源沟槽，穿过所述阱区延伸并延伸进所述漂移区，在所述有源沟槽内形成由导电材料制成的主栅极和由导电材料制成的次栅极，并通过介电材料层彼此分离并与所述沟槽侧壁分离，所述主栅极在所述次栅极之上，所述有源沟槽还具有由导电材料制成的第一屏蔽电极，其设置在所述次栅极之下并通过介电材料与所述次栅极分离；以及源极区，具有所述第一导电类型，其形成在与所述有源沟槽相邻的所述阱区中。优选地，所述主栅极和所述次栅极被配置为独立电偏置。优选地，所述次栅极在大约为所述半导体器件的阈电压的恒定电位处偏置。优选地，所述次栅极在大于施加到所述源极区电位的电位处偏置。优选地，所述次栅极在开关动作之前被连接到大约为所述半导体器件的所述阈电压的电位。优选地，所述第一屏蔽电极被配置为独立偏置到期望电位。优选地，所述有源沟槽除所述第一屏蔽电极之外还包括一个或多个屏蔽电极，其堆叠在所述第一屏蔽电极之下。优选地，所述第一屏蔽电极和所述一个或多个附加屏蔽电极的尺寸不同。优选地，所述半导体器件还包括电荷控制沟槽，其延伸进所述漂移区并基本上填充有用于所述在漂移区中的垂直电荷控制的材料。优选地，源电极将所述电荷控制沟槽中的所述导电材料电连接到所述源极区。优选地，在所述电荷控制沟槽内设置多个导电层，所述多个导电层垂直堆叠，通过介电材料彼此分离并与所述沟槽侧壁分离。优选地，电偏置所述电荷控制沟槽内的所述多个导电层，以在基板中提供垂直电荷平衡。优选地，所述电荷控制沟槽内的所述多个导电层被配置为独立偏置。优选地，所述电荷控制沟槽内的所述多个导电层的尺寸不同。优选地，更本文档来自技高网...
【技术保护点】
一种用于在形成在半导体基板上的沟槽内形成掩埋导电层的方法，所述方法包括：在所述半导体基板和所述沟槽的上表面上形成第一介电材料层；在所述第一介电材料层上形成第一导电材料层；图样化所述第一介电材料层和所述第一导电材料层以形成第一导电电极，所述第一导电电极包括在所述沟槽内沿着所述沟槽的纵轴延伸的第一部分以及在所述沟槽的第一末端处的所述基板的顶部上延伸的第二部分；在所述第一导电材料层上形成第二介电材料层；在所述第二导电材料层上形成第二介电材料层；以及图样化所述第二介电材料层和所述第二导电材料层以形成第二导电电极，所述第二导电电极具有在所述沟槽内并沿所述沟槽的纵轴延伸的第一部分以及在所述第一导电电极的所述第二部分的顶部上延伸的第二部分。
【技术特征摘要】
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【专利技术属性】
技术研发人员：阿肖克·沙拉，艾伦·埃尔班霍威，克里斯托弗·B·科康，史蒂文·P·萨普，彼得·H·威尔逊，巴巴克·S·萨尼，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：
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