用于ESD的垂直BJT和SCR制造技术

本发明专利技术提供了一种静电放电(ESD)保护器件。该ESD包括由具有第一掺杂类型的半导体材料形成的阱区和由具有第二掺杂类型的半导体材料形成的浮置基极。该浮置基极垂直设置在阱区的上方。该ESD还包括由具有第三掺杂类型的半导体材料形成的第一终端接收区。该第一终端接收区垂直设置在浮置基极的上方。ESD还包括第二终端接收区。该第二终端接收区通过浅沟槽隔离(STI)区与第一终端接收区水平横向间隔分开。在一些实施例中，第二终端接收区由具有第三掺杂类型的半导体材料形成以形成双极结型晶体管(BJT)。在一些实施例中，第二终端接收区由具有第四掺杂类型的半导体材料形成以形成硅可控整流器(SCR)。本发明专利技术提供了用于ESD的垂直BJT和SCR。

【技术实现步骤摘要】

本专利技术涉及半导体器件，具体而言涉及静电放电(ESD)保护器件及其形成方法。
技术介绍
半导体器件应用于大量电子器件中，诸如电脑、手机、及其他。半导体器件包括在半导体晶圆上形成的集成电路，通过在半导体晶圆上方沉积许多类型的薄材料膜，并使薄材料膜图案化以形成该集成电路。集成电路包括场效应晶体管(FET)，诸如金属氧化物半导体(MOS)晶体管。半导体产业的目标之一是继续缩小单个FET的尺寸并增加单个FET的速度。为了实现这些目标，鳍状FET (FinFET)或者多栅极晶体管将应用于32nm以下(sub 32nm)晶体管节点。例如，FinFET不仅提高面密度而且还改进沟道的栅极控制。双极结型晶体管(BJT)和FET需要不同的结构并因此通常使用不同的制造工艺进行制造。只是将BJT工艺步骤加入至FET工艺步骤导致工艺步骤数量增加，其中许多工艺步骤是多余的。而且，如果一些BJT工艺与FET工艺不同，它们需要单独的开发，因此增加了工艺成本。一般来说，在IC制造中，希望降低加工步骤的总数量并且使用现有工艺以避免独立工艺开发。因此，为了降低成本，可以使用共同的工艺来制造BJT和FET。但是，这种制造引入了许多工艺及设计挑战，尤其对于FinFET器件的引入。半导体产业的另一个目标是保护电子器件和系统免于静电放电(ESD)，静电放电是电过载(EOS)的主要因素之一。如果由于ESD而发生E0S，电子器件和系统中的未受保护的集成电路(IC)可能会造成永久性损伤，电子器件或系统中的IC的任何损伤可以导致电子产品的异常运行。因此，已经开发了一些方法来保护半导体IC器件免于可能的ESD损伤。
技术实现思路
一方面，本专利技术提供了一种静电放电(ESD)保护器件，包括:阱区，由具有第一掺杂类型的半导体材料形成；浮置基极，由具有第二掺杂类型的半导体材料形成，所述浮置基极垂直设置在所述阱区的上方；第一终端接收区，由具有第三掺杂类型的半导体材料形成，所述第一终端接收区垂直设置在所述浮置基极的上方；以及第二终端接收区，由具有第三掺杂类型的半导体材料形成，所述第二终端接收区通过浅沟槽隔离(STI)区与所述第一终端接收区横向间隔分开以形成双极结型晶体管(BJT)。在所述的ESD保护器件中，所述浮置基极与所述阱区和所述第一终端接收区直接接触。在所述的ESD保护器件中，所述浮置基极的侧面部分与所述STI区直接接触。在所述的ESD保护器件中，所述阱区的一部分由至少一个鳍片形成。在所述的ESD保护器件中，所述浮置基极由至少一个鳍片形成。在所述的ESD保护器件中，具有所述第一掺杂类型的半导体材料是η-型，具有所述第二掺杂类型的半导体材料是P-型，以及具有所述第三掺杂类型的半导体材料是相对于所述η-型的重掺杂η-型。在所述的ESD保护器件中，具有所述第一掺杂类型的半导体材料是P-型，具有所述第二掺杂类型的半导体材料是η-型，以及具有所述第三掺杂类型的半导体材料是相对于所述P-型的重掺杂P-型。在所述的ESD保护器件中，形成所述第一终端接收区和所述第二终端接收区的所述半导体材料是外延生长半导体材料。另一方面，本专利技术还提供了一种静电放电(ESD)保护器件，包括:阱区，由具有第一掺杂类型的半导体材料形成；浮置基极，由具有第二掺杂类型的半导体材料形成，所述浮置基极垂直设置在所述阱区的上方；第一终端接收区，由具有第三掺杂类型的半导体材料形成，所述第一终端接收区垂直设置在所述浮置基极的上方；以及第二终端接收区，由具有第四掺杂类型的半导体材料形成，所述第二终端接收区通过浅沟槽隔离(STI)区与所述第一终端接收区横向间隔分开以形成硅可控整流器(SCR)。在所述的ESD保护器件中，所述浮置基极与所述阱区和所述第二终端接收区直接接触。在所述的ESD保护器件中，所述浮置基极与所述阱区和所述第一终端接收区直接接触。在所述的ESD保护器件中，所述浮置基极的侧面部分与所述STI区直接接触。在所述的ESD保护器件中，所述阱区的一部分由至少一个鳍片形成。在所述的ESD保护器件中，所述浮置基极由至少一个鳍片形成。在所述的ESD保护器件中，具有所述第一掺杂类型的半导体材料是η-型，具有所述第二掺杂类型的半导体材料是P-型，具有所述第三掺杂类型的半导体材料是相对于所述η-型的重掺杂η-型，以及具有所述第四掺杂类型的半导体材料是相对于所述P-型的重掺杂P-型。在所述的ESD保护器件中，具有所述第一掺杂类型的半导体材料是P-型，具有所述第二掺杂类型的半导体材料是η-型，具有所述第三掺杂类型的半导体材料是相对于所述P-型的重掺杂P-型，以及具有所述第四掺杂类型的半导体材料是相对于所述η-型的重掺杂η-型。在所述的ESD保护器件中，形成所述第一终端接收区和所述第二终端接收区的所述半导体材料是外延生长半导体材料。又一方面，本专利技术提供了一种形成ESD保护器件的方法，包括:蚀刻具有第一掺杂类型的半导体材料以限定鳍片和阱区；将第二掺杂类型的杂质引入至所述鳍片中选定鳍片的上部内以形成浮置基极；在所述阱区的上方、在所述鳍片之间、在所述浮置基极的上方形成浅沟槽隔离(STI)区；蚀刻所述STI区以形成直接位于所述浮置基极和所述鳍片中剩余鳍片的上方的凹槽；在所述凹槽中外延生长半导体材料以形成第一终端接收区和第二终端接收区；以及将杂质引入至所述第一终端接收区和所述第二终端接收区内。所述的方法还包括:将第三类型的杂质引入至所述第一终端接收区内以及将第三类型的杂质引入至第二终端接收区内以形成双极结型晶体管(BJT)。所述的方法还包括:将第三类型的杂质引入至所述第一终端接收区内以及将第四类型的杂质引入至所述第二终端接收区内以形成硅可控整流器(SCR)。附图说明为了更充分地理解本专利技术及其优点，现在将结合附图所进行的以下描述作为参考，其中:图1a是形成垂直n-p-n双极结型晶体管(BJT)的静电放电(ESD)保护器件的主视图；图1b是大体上沿着线A-A’获得的图1a的ESD保护器件的截面图；图2a是形成垂直p-n-p双极结型晶体管(BJT)的静电放电(ESD)保护器件的主视图；图2b是大体上沿着线A-A’获得的图2a的ESD保护器件的截面图；图3a是形成垂直p-n-p-n硅可控整流器(SCR)的静电放电(ESD)保护器件的主视图；图3b是大体上沿着线A-A’获得的图3a的ESD保护器件的截面图；图4a是形成垂直p-n-p-n硅可控整流器(SCR)的静电放电(ESD)保护器件的主视图；图4b是大体上沿着线A-A’获得的图4a的ESD保护器件的截面图；以及图5是示出形成ESD保护器件的方法的流程图。具体实施例方式在下面详细地论述本专利技术优选实施例的制造和使用。然而，应当理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的专利技术概念。所论述的具体实施例仅仅是制造和使用本专利技术的示例性具体方式，而不是用于限制本专利技术的范围。将参考具体环境中的优选实施例来描述本专利技术，即使用鳍状场效应晶体管(FinFET)互补金属氧化物半导体(CMOS)工艺流程形成的静电放电(ESD)保护器件。但是，本专利技术也可以适用于其他类型的半导体结构或电路。同时参考图1a至图lb，示出了一种ESD保护器件10。如下面将更全面说明的，ESD保护器件10可以用于保护电子器件本文档来自技高网...

【技术保护点】
一种静电放电(ESD)保护器件，包括：阱区，由具有第一掺杂类型的半导体材料形成；浮置基极，由具有第二掺杂类型的半导体材料形成，所述浮置基极垂直设置在所述阱区的上方；第一终端接收区，由具有第三掺杂类型的半导体材料形成，所述第一终端接收区垂直设置在所述浮置基极的上方；以及第二终端接收区，由具有第三掺杂类型的半导体材料形成，所述第二终端接收区通过浅沟槽隔离(STI)区与所述第一终端接收区横向间隔分开以形成双极结型晶体管(BJT)。

【技术特征摘要】
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【专利技术属性】
技术研发人员：林文杰，娄经雄，曾仁洲，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：