用于层叠封装器件减少应变的方法和装置制造方法及图纸

本发明专利技术公开了一种用于层叠封装结构的方法和装置。该结构包括：第一集成电路封装件，所述第一集成电路封装件包括布置在第一衬底上的至少一个集成电路器件，以及从第一衬底的底面延伸并且以邻近第一衬底的外围的一列或者多列的图案布置的多个层叠封装连接件；第二集成电路封装件，所述第二集成电路封装件包括布置在第二衬底上的至少一个其他集成电路器件，以及连接至多个层叠封装连接件的、在第二衬底的上表面上的多个接合盘，以及从第二衬底的底面延伸并且以栅格图案布置的多个外部连接件；其中外部连接件的图案与层叠封装连接件的图案相交错使得层叠封装连接件不与外部连接件垂直地对准。本发明专利技术还公开了用于形成该结构的方法。本发明专利技术还公开了用于层叠封装器件减少应变的方法和装置。

【技术实现步骤摘要】

本专利技术涉及半导体
，更具体地，本专利技术涉及用于层叠封装器件减少应变的方法和装置。
技术介绍
随着制造的使用于集成电路的器件持续地缩小，用于集成电路器件的更小封装的需求持续地增加。一种逐渐用于节省系统电路板上的空间并减少使用的板区域的方法是在结合的、垂直布置的封装结构内提供两个或者更多集成电路，该封装结构被称作“层叠封装(Package on Package) ”或者“PoP”器件。该PoP结构减少了所需的板区域并且省去了一些设置在电路板上使器件相互连接在一起的连接迹线(connector traces)的需要。通孔连接件可用于提供垂直布置的封装器件之间的电连接。例如，存储器模块可成为在PoP结构中的上层封装件中的器件。存储器模块可包括一个、两个或者更多个诸如DDR DRAM,或者FLASH器件的商品存储器件，上述为非限制性举例。该上层封装件衬底可为多层电路板，并可由树脂形成，诸如玻璃环氧树脂、FR4、BT树月旨、陶瓷、塑料、膜或者其他衬底材料(包括在树脂材料中具有玻璃纤维核的那些)。上层衬底的底面可包括一列或者多列从上层衬底的底面垂直延伸并远离该底面的PoP连接件。这些PoP连接件对安置到PoP器件的底层封装件上的集成电路提供了连接，或者在PoP器件最终安置到系统电路板时提供了布图在系统板上的连接。底层封装件是也具有至少一个集成电路安置于其上的衬底。此集成电路可以是ASIC、微处理器，微控制器等。底层封装件的上表面具有用于接纳并电连接至PoP连接件的接合盘(land)或者焊盘。例如，如果PoP连接件是从上层封装件的底面延伸的多列焊球，则位于底层封装件的上表面上的接合盘或焊盘将对应或者收纳这些连接件。PoP的底层衬底也具有用于使PoP结构与系统电路板之间最终连接的外部连接件。底层封装件可以是球栅阵列(BGA)型封装件并具有按阵列布置在底面上的焊球。因此PoP器件具有在顶层衬底与底层衬底之间的连接端子，以及自底层衬底延伸并且安置在系统电路板上的焊盘上的连接端子。在热循环测试期间，观测在PoP封装件中的球的应变。球的应变可导致连接端子(例如焊球)碎裂或者脱离导电焊盘，从而致使缺陷或者电路异常。随着用在PoP器件中的衬底逐渐变薄，观测到了更多的由于热效应的封装件弯曲，并且观测到的球应变也在增加。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种半导体器件结构，包括:第一集成电路封装件，包括布置在第一衬底上的至少一个集成电路器件，以及具有从所述第一衬底的底面延伸并且以由邻近所述第一衬底的外围的一列或者多列组成的图案布置的多个层叠封装连接件；以及第二集成电路封装件，包括布置在第二衬底上的至少一个其他集成电路器件，包括连接至所述多个层叠封装连接件的、在所述第二衬底的上表面上的多个接合盘，并且包括从所述第二集成电路封装件的底面延伸并且以栅格图案布置的多个外部连接件；其中所述外部连接件的所述图案与所述层叠封装连接件的所述图案相交错使得所述层叠封装连接件不与所述外部连接件垂直对准。在可选实施方式中，所述多个层叠封装连接件包括焊料。在可选实施方式中，所述多个外部连接件包括焊料。在可选实施方式中，所述第二衬底是硅中介层。在可选实施方式中，所述半导体器件结构还包括在所述第二衬底的所述上表面上的模制底部填充物层。在可选实施方式中，所述第一衬底和所述第二衬底是印刷电路板。在可选实施方式中，所述至少一个集成电路器件是存储器件。在可选实施方式中，所述至少一个其他集成电路器件是微处理器。在可选实施方式中，所述第二衬底是硅中介层并且底部填充物材料设置在所述至少一个其他集成电路器件和所述硅中介层之间。根据本专利技术的另一个方面，提供了一种半导体器件结构，包括:第一集成电路封装件，包括布置在第一衬底上的至少一个集成电路器件，并且具有从所述第一衬底的底面延伸并且以由邻近所述第一衬底的外围的一列或者多列组成的图案布置的多个层叠封装连接件；以及第二集成电路封装件，包括布置在第二衬底上的至少一个其他集成电路器件，包括连接至所述多个层叠封装连接件的、在所述第二衬底的上表面上的多个接合盘，并且还包括从所述第二集成电路封装件的底面延伸并以栅格图案布置的多个外部连接件；其中，所述外部连接件的所述图案与所述层叠封装连接件的所述图案对准，但是所述外部连接件的所述图案在所述第二衬底的边角中不具有所述外部连接件。在可选实施方式中，所述多个层叠封装连接件包括焊料。在可选实施方式中，所述多个外部连接件包括焊料。在可选实施方式中，所述第二衬底是硅中介层。在可选实施方式中，所述半导体器件结构还包括在所述第二衬底的所述上表面上的模制底部填充物层。在可选实施方式中，所述第一衬底和所述第二衬底是印刷电路板材料。在可选实施方式中，所述半导体器件结构还包括位于所述第二衬底的所述上表面上方的模制底部填充物材料。在可选实施方式中，所述多个层叠封装连接件和所述多个外部连接件包括焊球。根据本专利技术的又一个方面，还提供了一种方法，包括:提供第一集成电路封装件，所述第一集成电路封装件包括在第一衬底的上表面上的一个或者多个集成电路，并提供从所述第一衬底的下表面延伸的多个层叠封装连接件，所述多个层叠封装连接件以由邻近所述第一衬底的外围的一列或者多列组成的第一图案来布置；提供第二集成电路封装件，所述第二集成电路封装件包括在第二衬底的上表面上的一个或者多个其他集成电路，所述第二衬底包括位于所述第二衬底的所述上表面上的多个接合盘，所述多个接合盘以对应于所述第一图案来布置以接纳所述多个层叠封装连接件，并且进一步包括提供从所述第二衬底的底面延伸的所述多个外部连接件，并且所述多个外部连接件以为所述外部连接件的栅格图案的第二图案来布置；以及将所述第一集成电路封装件安置到所述第二集成电路封装件的所述上表面，使所述第一集成电路封装件的层叠封装连接件接合至所述第二衬底上的所述多个接合盘；其中所述第二图案与所述第一图案相交错使得所述多个层叠封装连接件不与所述多个外部连接件垂直地对准。在可选实施方式中，以所述第二图案布置所述外部连接件以使所述外部连接件中的最外面的连接件邻近所述第二衬底的外围并且设置在由所述多个层叠封装连接件的列所限定的外围区域之外。在可选实施方式中，提供所述层叠封装连接件和提供所述外部连接件进一步包括提供焊球。附图说明为更完整的理解实施例及其优点，现将结合附图所进行的以下描述作为参考，其中:图1以三维图方式示出了 PoP器件安置在其上的印刷电路板的一部分；图2以截面图方式示出了 PoP结构的实施例；图3以截面图方式示出了 PoP结构的可选实施例；图4以截面图方式示出了 PoP结构的可选实施例；图5以截面图方式不出了 PoP结构的另一可选实施例；图6以截面图方式不出了 PoP结构的又一可选实施例；图7以仰视图方式示出了用于图5所示的实施例结构的连接件图案的一部分；图8以截面图式示出了 PoP结构的另一实施例；图9示出了方法实施例的流程图；图10示出了可选方法实施例的流程图；示出的图、原理图和流程图并非意图限制，而只是公开的实施例的例子，为了实现说明的目的它们已被简化，并且未按比例绘制。具体实施例方式下面，详细讨论本专利技术各实施例的制造和使用。然而，应该理解，本专利技术提供了本文档来自技高网...

【技术保护点】
一种半导体器件结构，包括：第一集成电路封装件，包括布置在第一衬底上的至少一个集成电路器件，以及具有从所述第一衬底的底面延伸并且以由邻近所述第一衬底的外围的一列或者多列组成的图案布置的多个层叠封装连接件；以及第二集成电路封装件，包括布置在第二衬底上的至少一个其他集成电路器件，包括连接至所述多个层叠封装连接件的、在所述第二衬底的上表面上的多个接合盘，并且包括从所述第二集成电路封装件的底面延伸并且以栅格图案布置的多个外部连接件；其中所述外部连接件的所述图案与所述层叠封装连接件的所述图案相交错使得所述层叠封装连接件不与所述外部连接件垂直对准。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：陈玉芬，普翰屏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：