一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构的两侧形成有紧靠栅极结构的侧壁结构；在所述半导体衬底上形成一牺牲氧化物层，以覆盖所述栅极结构和所述侧壁结构；蚀刻所述牺牲氧化物层，以在所述侧壁结构上形成一氧化物侧壁；在所述半导体衬底的源/漏区中形成碗状凹槽；蚀刻所述碗状凹槽，以形成∑状凹槽；去除所述氧化物侧壁，并在所述∑状凹槽中形成嵌入式锗硅层。根据本发明专利技术，可以在增加所述∑状凹槽的沿衬底水平方向的最大宽度的同时，不影响LDD注入对于半导体器件的电学性能的改善。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，具体而言涉及一种形成E状锗硅层的制作方法。
技术介绍
在先进半导体器件的制造工艺中，嵌入式锗硅工艺可以明显增强PMOS的性能。当前，形成嵌入式锗硅的工艺顺序有两种:一种是先形成嵌入式锗硅，然后在栅极的两侧形成侧壁体；另一种是先在栅极的两侧形成侧壁体，然后形成嵌入式锗硅。为了获得更大的工艺窗口和更好的电学性能，通常采用上述工艺顺序中的后一种来形成嵌入式锗硅。在嵌入式锗硅工艺中，通常在PMOS的源/漏区形成E状凹槽以用于在其中选择性外延生长嵌入式锗硅，所述E状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。通常采用先干法蚀刻再湿法蚀刻的工艺形成所述E状凹槽，在上述蚀刻工艺过程中，控制最终形成的所述E状凹槽的如图1中所示的尖端101的深度是非常困难的。如果所述尖端101的深度过深，将会削弱在形成侧壁结构102之前所实施的LDD注入对于半导体器件的电学性能的影响。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供，包括:提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构的两侧形成有紧靠栅极结构的侧壁结构；在所述半导体衬底上形成一牺牲氧化物层，以覆盖所述栅极结构和所述侧壁结构；蚀刻所述牺牲氧化物层，以在所述侧壁结构上形成一氧化物侧壁；在所述半导体衬底的源/漏区中形成碗状凹槽；蚀刻所述碗状凹槽，以形成E状凹槽；去除所述氧化物侧壁，并在所述E状凹槽中形成嵌入式锗硅层。进一步，所述形成碗状凹槽的过程包括:先对所述半导体衬底的源/漏区进行第一蚀刻以形成一凹槽，然后对所述凹槽进行第二蚀刻。进一步，所述第一蚀刻为采用干法蚀刻工艺的纵向蚀刻。进一步，所述第二蚀刻为采用干法蚀刻工艺的各向同性蚀刻。进一步，所述侧壁结构的材料为氮化硅。进一步，采用化学气相沉积工艺形成所述牺牲氧化物层。进一步，所述牺牲氧化物层的材料为HARP或LTO。进一步，所述牺牲氧化物层的厚度为30-100埃。进一步，采用各向异性的干法蚀刻工艺蚀刻所述牺牲氧化物层。进一步，所述碗状凹槽的深度为300-500埃。进一步，所述形成E状凹槽的蚀刻为湿法蚀刻。进一步，所述E状凹槽的深度大于700埃。进一步，采用湿法蚀刻工艺去除所述氧化物侧壁。进一步，所述湿法蚀刻的蚀刻剂为稀释的氢氟酸。进一步，采用外延生长工艺形成所述嵌入式锗硅层。进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。根据本专利技术，可以在增加所述E状凹槽的沿衬底水平方向的最大宽度的同时，不影响LDD注入对于半导体器件的电学性能的改善。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1为在形成E状锗硅层的工艺过程中所形成的E状凹槽的示意性剖面图；图2A-图2F为本专利技术提出的形成E状锗硅层的制作方法的各步骤的示意性剖面图；图3为本专利技术提出的形成E状锗硅层的制作方法的流程图。具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的形成E状锗硅层的制作方法。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。下面，以PMOS为例，参照图2A-图2F和图3来描述本专利技术提出的形成E状锗硅层的制作方法的详细步骤。参照图2A-图2F，其中示出了本专利技术提出的形成E状锗硅层的制作方法的各步骤的示意性剖面图。首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中还可以形成有隔离槽、埋层(图中未示出)等。此外，对于PMOS而言，所述半导体衬底200中还可以形成有N阱(图中未示出)，并且在形成栅极结构之前，可以对整个N阱进行一次小剂量硼注入，用于调整PMOS的阈值电压Vth。在所述半导体衬底200上形成有栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如，二氧化硅(SiO2)层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层可包括氮化钛(TiN)层；导电性金属氧化物层可包括氧化铱(IrO2)层；金属硅化物层可包括硅化钛(TiSi)层。栅极硬掩蔽层可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD);氮化物层可包括氮化硅(Si3N4)层；氮氧化物层可包括氮氧化硅(SiON)层。作为另一示例，所述栅极结构可以是半导体-氧化物-氮化物-氧化物-半导体(SONOS)层叠栅结构。此外，作为示例，在所述半导体衬底200上还形成有位于栅极结构两侧且紧靠栅极结构的侧壁结构201。其中，所述侧壁结构201可以包括至少一层氧化物层和/或至少一层氮化物层。本实施例中，所述侧壁结构201的材料为氮化硅。上述形成阱(well)结构、隔离结构、栅极结构以及侧壁结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。此外，在形成所述侧壁结构之前，还包括LDD注入以在源/漏区形成轻掺杂漏(LDD)结构(图中未示出)及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。在形成所述侧壁结构之后，还包括源/漏注入。接着，如图2B所示，采用化学气相沉积工艺在所述半导体衬底200上形成一牺牲氧化物层202，以覆盖所述栅极结构和所述侧壁结构201。所述牺牲氧化物层202的材料为HARP (采用高深宽比制程形成的氧化物)或LTO (形成温度低于300°C的氧化物)，所述牺牲氧化物层202的厚度为30-100埃，其具体数值可依据后续在PMOS的源/漏区中形成的E状凹槽的沿所述半导体衬底200水平方向的最大宽度来加以确定。接着，如图2C所示，采用各向异性的干法蚀刻工艺蚀刻所述牺牲氧化物层202，以使所述牺牲氧化物层202仅覆盖所述侧壁结构201，即在所述侧壁结构201上形成一氧化物侧壁。所述蚀刻工艺采用CFJt为主蚀刻气体，温度40-60°C，功率100-200W，偏压100-300V，蚀刻时间 10-15s。接着，如图2D所示，在所述半导体衬底200本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，且在所述栅极结构的两侧形成有紧靠栅极结构的侧壁结构；在所述半导体衬底上形成一牺牲氧化物层，以覆盖所述栅极结构和所述侧壁结构；蚀刻所述牺牲氧化物层，以在所述侧壁结构上形成一氧化物侧壁；在所述半导体衬底的源/漏区中形成碗状凹槽；蚀刻所述碗状凹槽，以形成∑状凹槽；去除所述氧化物侧壁，并在所述∑状凹槽中形成嵌入式锗硅层。

【技术特征摘要】

【专利技术属性】
技术研发人员：隋运奇，韩秋华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：