一种低电压下具电源纹波抑制的带隙基准电路制造技术

本实用新型专利技术提供了一种低电压下具电源纹波抑制的带隙基准电路，包括：连接在一起的第一PMOS管与第二PMOS管的栅极，分别与放大器的输出端和第三PMOS管的栅极相连，第一PMOS管的漏极与该放大器的负输入端连接，第二PMOS管的漏极与该放大器的正输入端连接，第一PMOS管和第二PMOS管各自的源极分别作为基准电流的输入端，第三PMOS管的源极作为基准电压的电源输入端，该第三PMOS管的漏极作为基准电压的输出端。本实用新型专利技术能够在不提高电源电压、不增加芯片尺寸以及不影响稳定性的前提下提升低电压下对大电源纹波非常强的抑制能力。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及直流电源技术，尤其涉及低电压下具电源纹波抑制的带隙基准电路装置。
技术介绍
低电压下提高对电源纹波的抑制能力一直是直流电源的一个难以解决的问题。一般对电源纹波的抑制是通过增加基准电路与电源之间的隔离来实现，主要包括加大MOS管长度L，增加PMOS的层数，或者是先实现内置的负反馈闭环环境，来提供一个相对安静的电源环境，再将基准电路放置其中。另外在线性稳压电路(LD0，Linear Drop Out)设计中会有利用某种手段(如利用前馈跨导、驱动缓冲级等电路模块)再现电源的纹波扰动，以此抵消电源的波动对输出的影响。通常，加大MOS管长度L或增加PMOS的层数不可避免地会增加芯片面积，或减小电源裕度及提高电源电压；而引入负反馈环路在一定程度上会影响系统的稳定性；再有，线性稳压电路所采用的前馈跨导、驱动缓冲级等电路模块实现纹波相抵消的技术，增加了电路结构的复杂性，且电路功耗也较大，其在线性稳压电源设计中较为合适，但若将其设计在基准源电路中，由于这类模块会一直工作，且为了实现低温漂，会大量使用电阻，所以功耗面积往往都大得不容忽视。因此，需要设计一种低电压下具电源纹波抑制的带隙基准电路，能够在不提高电源电压、不增加芯片尺寸及不影响稳定性的前提下提升低电压下对大电源纹波的抑制能力。
技术实现思路
本技术所要解决的技术问题是提供一种低电压下具电源纹波抑制的带隙基准电路，能够在不增加芯片尺寸及不影响稳定性的前提下提升低电压下对大电源纹波的抑制能力。为了解决上述技术问题，本技术提供了一种低电压下具电源纹波抑制的带隙基准电路，包括:产生基准电流的第一 PMOS管与第二 PMOS管、产生基准电压的第三PMOS管以及含镜像支路的放大器，其中:连接在一起的第一 PMOS管与第二 PMOS管的栅极，分别与该放大器的输出端和第三PMOS管的栅极相连，第一 PMOS管的漏极与该放大器的负输入端连接，第二 PMOS管的漏极与该放大器的正输入端连接，第一 PMOS管和第二 PMOS管各自的源极分别作为基准电流的输入端，第三PMOS管的源极作为基准电压的电源输入端，该第三PMOS管的漏极作为基准电压的输出端。进一步地，放大器包括第四P型管与第一 N型管组成的第一支路、与第四P型管镜像的第五P型管以及与第一 N型管镜像的第二 N型管管组成的第二支路，其中:连接在一起的第四PMOS管和第一 NMOS管的栅极，与连接在一起的第四PMOS管和第一 NMOS管的漏极相互连接，并与连接在一起的第五PMOS管与第一 NMOS管的栅极相互连接，第四PMOS管和第五PMOS管各自的源极分别连接电源的输入端，第一 NMOS管和第二NMOS管源极分别连接偏置电流源的输入端，连接在一起的第五PMOS管与第二 NMOS管的漏极作为该放大器的输出端。进一步地，第四PMOS管和第五PMOS管的每一个管用两个PMOS管串联形成；或者，第一 NMOS管和第二 NMOS管的每一个管用两个NMOS管串联形成；或者，第四PMOS管和第五PMOS管的每一个管用两个PMOS管并联形成；或者，第一 NMOS管和第二 NMOS管的每一个管用两个NMOS管并联形成。为了解决上述技术问题，本技术提供了一种低电压下具电源纹波抑制的带隙基准电路，包括:产生基准电流的第一 P型晶体管与第二 P型晶体管、产生基准电压的第三P型晶体管以及含镜像支路的放大器，其中:连接在一起的第一 P型晶体管与第二 P型晶体管的基极，分别与该放大器的输出端和第三P型晶体管的基极相连，第一 P型晶体管的集电极与该放大器的负输入端连接，第二 P型晶体管的集电极与该放大器的正输入端连接，第一 P型晶体管和第二 P型晶体管各自的射极分别作为基准电流的输入端，第三P型晶体管的射极作为基准电压的电源输入端，该第三P型晶体管的集电极作为基准电压的输出端。进一步地，放大器包括第四P型管与第一 N型管组成的第一支路、与第四P型管镜像的第五P型管以及与第一 N型管镜像的第二 N型管管组成的第二支路，其中:连接在一起的第四P型晶体管和第一 N型晶体管的基极，与连接在一起的第四P型晶体管和第一 N型晶体管的集电极相互连接，并与连接在一起的第五P型晶体管与第一 N型晶体管的基极相互连接，第四P型晶体管和第五P型晶体管各自的射极分别连接电源的输入端，第一 N型晶体管和第二 N型晶体管射极分别连接偏置电流源的输入端，连接在一起的第五P型晶体管与第二 N型晶体管的集电极作为该放大器的输出端。进一步地，第四P型晶体管和第五P型晶体管的每一个管用两个P型晶体管串联形成；或者，第一N型晶体管和第二N型晶体管的每一个管用两个N型晶体管串联形成；或者第四P型晶体管和第五P型晶体管的每一个管用两个P型晶体管并联形成；或者，第一 N型晶体管和第二 N型晶体管的每一个管用两个N型晶体管并联形成。本技术通过在带隙基准电路的放大器中引入镜像的电源纹波，并将其与电源纹波自身相消，因而能够在不提高电源电压、增加芯片尺寸以及不影响稳定性的前提下提升低电压下对大电源纹波非常强的抑制能力。附图说明图1为本技术的低电压下具电源纹波抑制的带隙基准电路实施例结构及其内运放结构的示意图；图2为本技术的低电压下具电源纹波抑制的带隙基准电路的电源扰动抵消策略示意图；图3为图1所示电路实施例中用CMOS管实现的电源扰动产生电路取代于用双极型晶体管实现的实施例；图4为图1所示电路实施例中电源扰动产生电路的两种变形电路的实施例；图5为图1所示电路实施例中电源扰动产生电路的两种变形电路的实施例。具体实施方式以下结合附图和优选实施例对本技术的技术方案进行详细地阐述。应该理解，以下列举的实施例仅用于说明和解释本技术，而不构成对本技术技术方案的限制。本技术的低电压下具电源纹波抑制的带隙基准电路实施例，其结构如图1(1)所示，包括:产生基准电流的PMl管与PM2管、产生基准电压的PM3管以及放大器0p，其中:连接在一起的PMl管与PM2管的栅极分别与放大器Op的输出端和PM3管的栅极相连，PMl管的漏极与放大器Op的负输入端连接，PM2管的漏极与放大器Op的正输入端连接，PMl管和PM2管各自的源极分别作为基准电流的输入端，PM3管的源极作为基准电压的电源输入端，该PM3管的漏极作为基准电压的输出端。由于某种机理(例如:接收、发送数据、电磁干扰等)导致电源产生扰动并反映在电源线上，该扰动在上述基准电路部分主要位于产生基准电流的PMl管与PM2管、产生基准电压的PM3管以及运算放大器Op的输出端(Op-out)，请参见图1 (I)所示。在上述电路实施例中，放大器Op的结构如图1 (2)所示，包括PM4管与匪I管组成的第一支路、与PM4管镜像的PM5管以及与匪1管镜像的匪2管组成的第二支路，其中:连接在一起的PM4管和匪I管的栅极，与连接在一起的PM4管和匪I管的漏极相互连接，并与连接在一起的PM5管与匪I管的栅极相互连接，PM4管和PM5管各自的源极分别连接电源的输入端，匪I管和匪2管源极分别连接偏置电流源的输入端，连接在一起的PM5管与匪2管的漏极作为放大器Op的输出端。作为电源扰动产生电路的放大器Op在电流沉的偏置作用下等幅度、等相位地将电源本文档来自技高网...

【技术保护点】
一种低电压下具电源纹波抑制的带隙基准电路，其特征在于，包括：产生基准电流的第一PMOS管与第二PMOS管、产生基准电压的第三PMOS管以及含镜像支路的放大器，其中：连接在一起的第一PMOS管与第二PMOS管的栅极，分别与该放大器的输出端和第三PMOS管的栅极相连，第一PMOS管的漏极与该放大器的负输入端连接，第二PMOS管的漏极与该放大器的正输入端连接，第一PMOS管和第二PMOS管各自的源极分别作为基准电流的输入端，第三PMOS管的源极作为基准电压的电源输入端，该第三PMOS管的漏极作为基准电压的输出端。

【技术特征摘要】

【专利技术属性】
技术研发人员：耿靖斌，孔阳阳，董晓敏，
申请(专利权)人：大唐微电子技术有限公司，
类型：实用新型
国别省市：