一种PLL电路，用于从相位或幅度的变化依据信噪功率比而改变的解调信号中提取相位误差信息，并用于提供负反馈控制，从而抑制解调信号的相位误差，所述PLL电路包括：相位误差检测器，用于产生与所述相位误差的值相对应的相位误差信号，作为相位误差信息；限制器电路，用于将相位误差信号的表示范围限制为恒定值或更小，以产生受限相位误差信号；以及环路滤波器，用于基于受限相位误差信号来产生控制信号，以确定频率特性。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种数字无线系统，更具体地，涉及用于多级正交幅度调制(QAM)解调器的PLL电路。
技术介绍
近年来，在作为移动通信系统中的组件其需求正快速增长的用于毫米波或微波的数字无线系统中，能够进行高容量传输和易于数字化调制器/解调器电路的多级正交幅度调整(QAM)方案被用作调制方案。用于中频(IF)信号和射频(RF)信号之间的频率转换的RF本地振荡器(LO)信号具有相位噪声。通常，(以偏离中心频率(例如，IOOkHz的偏移)的频率处的功率密度与中心频率处的功率密度的功率密度比表示的)相位噪声电平随着LO信号的频率变高而变高。因此，在RF频率是几GHz到几十GHz的毫米波或微波无线系统中，RF LO信号的相位噪声电平非常高。相位噪声随着QAM信号传输中解调器所解调的信号的相位旋转而出现。接收到的解调信号的星座图点沿相位方向，以与相位噪声电平相对应的角度，偏离它们的原始收敛点的坐标。因此，当相对于相邻星座图点的偏离超过阈值时，出现码误差。解调器中的载波恢复电路被配置为锁相环(PLL)电路。众所周知，PLL电路具有抑制作为干扰的相位噪声的效果，但是具有取决于诸如调制速率之类的条件的性能上限。此夕卜，甚至在PLL电路抑制之后的相位噪声电平是相同的情况下，随着调制电平变高，用于获得相同误比特率(BER)所需的载波噪声功率比(C/N)变高，因而BER特性劣化更大。然而，降低LO信号的相位噪声电平导致增加的成本并使收发机的频率可变范围变窄。这是由于，降低压控振荡器(VCO)的调制灵敏度对于改善相位噪声是必需的。因此，相位噪声电平的改善具有上限。尽管提高调制电平需要传输容量增加，但是相位噪声电平会由于成本的降低和频率可变范围的扩大而变得更高。此外，更高增益的误差修正码现在已应用于改善接收到的字段阈值(用于获得标准BER(例如，IE-6)的接收电平值)，作为无线设备的性能索引或超过256个值的超多级调制方案的应用。传统地，具有大约4dB的编码增益的Reed-Solomon(RS)码典型用作误差修正码。然而近年来，现在已将具有比RS码高2dB到4dB的编码增益的低密度奇偶校验码(LDPC码)用作误差修正码。注意，LDPC码是误差修正码之一，并且是用于通过噪声通信信道传送消息的一种方式。本地振荡器(LO)信号的相位噪声是对于具有高频率使用效率的多级QAM方案应用于具有高RF频率的系统的大约束条件。因而，寻求具有较高相位噪声抑制效果的载波恢复电路。第一问题在于，由于相位噪声电平很高，需要提高抑制效果。由于应用具有高编码速率的误差修正码，需要解调器甚至以比无误差修正BER为1E-6的C/N理想值降低例如8dB或更大的C/N值进行稳定地操作。这种低C/N值是误差修正前的BER比1E-2更差的值，传统完全超出操作保证之外。第二问题在于，对于低C/N环境中的稳定操作存在不利影响。在作为解调器中执行的主要信号处理的载波恢复和时钟同步中，要提取的信息不明确发送自发送侧。因而必须基于解调接收信号的结果来恢复载波和时钟信号，并将恢复后的载波与发送侧的频率和相位同步。因而该控制受到解调时的BER特性或星座图点上叠加的噪声的影响。首先，描述载波恢复中的问题。C/N越低，劣化越大。当C/N降低时，最佳带宽减小。在传统误差修正效果的范围内，取决于C/N的最佳带宽和劣化的变化不是太大问题。然而，在使用具有更严峻的BER特性的多级QAM或使用高增益误差修正的情况下，误差修正对于解调器的稳定操作和BER改善效果具有不利影响。接下来，描述了时钟同步的问题。公知的时钟同步电路包括用于对调制速率两倍高的频率处的解调基带信号进行采样的A/D转换器、相位误差检测器、环路滤波器和用于产生采样时钟信号的压控振荡器。在低C/N时，相位误差信息的精度降低。这产生了时钟相位控制的波动，导致增大的时钟抖动。结果，增大了偏离眼图开口的相位的采样时间比，并且尤其在多级QAM中，BER特性劣化。提高低C/N的BER特性需要使PLL电路的带宽B尽可能地窄，以降低抖动。另一方面，考虑整个系统，需要将带宽B增大到某一程度。在时钟同步的情况下，通常要同步的发送侧信号源是频率和相位稳定的晶体振荡器。然而，根据布置在发送侧或布置在接收侧的解调器下游的用于时钟速率转换的多个PLL电路中的相互带宽关系，无法仅使解调器中用于时钟同步的PLL电路的带宽变窄。因而，必须以低C/N操作PLL电路，同时确保最小带宽。 如上所述，在载波恢复和时钟同步中，考虑扩大和缩小带宽B的元素，确定PLL电路的带宽B的最佳值。近年来，需要难以实现这些元素的条件，并且难以确定最佳值。在宽带宽和低C/N环境下操作公知的基本PLL电路的情况下，该问题是不可避免的。已知与本专利技术相关的现有技术文献。例如，日本专利N0.4408446(以下称为“专利文献I”)公开了一种用于以低信噪比发送和接收QAM信号的方法。在专利文献I中，从呈现在输入谱中的信号Cos(coIFt+cott/4k)和Cos(coIFt-cott/4k)中,在第一系统PLL (锁相环)的帮助下提取时钟频率ft/k的信号和信号Cos (ω tt/4k)和Sin (ω tt/4k)，并在第二系统PLL (锁相环)的帮助下提取信号CoScoIFt和SincoIFt。第一系统PLL包括时钟频率ft/k的控制信号生成器、用于根据时钟频率信号ft/k来生成信号CoS( tt/4k)(其中《t = 2Jift)的生成器、用于将信号COS(co tt/4k)的相位移动(_π/2)以获得信号Sin(co tt/4k)的相位旋转器、用于将来自滤波器输出的第一信道信号与信号Sin( tt/4k)相乘的乘法器、以及从乘法器的输出信号中提取时钟频率信号ft/k和信号(《tt/4k)和Sin( tt/4k)的环路滤波器。第二系统PLL包括信号Cosco IFt的频率所控制的信号生成器、用于将信号CoS IFt的相位移动(-31/2)以获得信号SincoIFt的相位旋转器、用于将信号SincoIFt与中频输入信号相乘以生成第二信道的乘法器、具有用于第二信道的最佳滤波的ft/4k的通带边缘的滤波器、用于将作为滤波器输出的第二信道信号与信号Cos (ω tt/4k)相乘的乘法器、以及用于从乘法器的输出中提取信号Cos ω IFt和Sin ω IFt的环路滤波器。此外，日本未审专利申请公开(JP-A)N0.7-193609(以下称为“专利文献2”)公开了一种“数字相位同步环电路”，能够将操作稳定于建立同步的状态，并足以吸收在RF频率转换器中生成的相位抖动，从而减小数据误差率。专利文献2中公开的数字相位同步环电路应用于用于恢复稳定载波的载波恢复电路。数字相位同步环电路包括:复乘法器，用于执行复信号与载波之间的复乘法，以产生复乘法信号；相位比较器，用于基于相位比较特性，从复乘法信号中检测相位误差；限制器，用于控制相位误差的输出；同步确定电路，用于基于相位误差的输出来确定同步状态；C/N确定电路，用于基于复乘法信号来确定C/N值；选择器，用于基于同步状态或C/N值，从相位比较器或限制器中选择性地导出相位误差信号；环路滤波器，用于平滑选择器的输出，以产生控制信号；数控振荡器，用于产生基于控本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2010.11.26 JP 2010-2638001.一种PLL电路，用于从相位或幅度的变化依据信噪功率比而改变的解调信号中提取相位误差信息，并用于提供负反馈控制，从而抑制解调信号的相位误差，所述PLL电路包括: 相位误差检测器，用于产生与所述相位误差的值相对应的相位误差信号，作为所述相位误差信息； 限制器电路，用于将所述相位误差信号的表示范围限制为恒定值或更小，以产生受限相位误差信号；以及 环路滤波器，用于基于所述受限相位误差信号来产生控制信号，以确定环路的频率特性。2.一种用于2-QAM解调器中的载波恢复电路，其中η是4或更大的整数，所述载波恢复电路使用根据权利要求1所述的PLL电路， 其中所述环路滤波器被配置为执行向所述受限相位误差信号提供载波恢复环路的频率特性的操作，以产生载波相位控制信号，作为所述控制信号， 其中所述载波恢复电路还包括: 数控振荡器，用于对所述载波相位控制信号求积分，以转换为相位信息，从而产生与所述相位信息相对应的复载波；以及 复乘法器，用于将复数表示的接收信号与所述复载波相乘，以产生解调接收信号；其中所述相位误差检测器被配置为从所述解调接收信号的信号坐标点中提取载波相位误差，以产生与所述载波相位误...
【专利技术属性】
技术研发人员：佐佐木英作，
申请(专利权)人：日本电气株式会社，
类型：
国别省市：
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