低噪声放大器的封装结构制造技术

本实用新型专利技术公开一种低噪声放大器的封装结构，尤指一种利用电路板配合芯片设置电容或电感的低噪声放大器的封装结构，包含有一芯片及一电路板。其中，芯片中设有第一电感、N型金氧半晶体管及一第二电感，并设有多个接点。电路板布设有多个接点及一线电感，各接点分别与芯片对应的接点连接。其中，线电感连接芯片的第二电感，形成一退耦电感。本实用新型专利技术的低噪声放大器的封装结构，可利用电路板上的空间进行电容或电感的匹配，减少芯片所需的面积、降低芯片的生产成本。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种低噪声放大器的封装结构，尤指一种利用电路板配合芯片设置电容或电感的低噪声放大器的封装结构。
技术介绍
现有的低噪声放大器通常需在芯片中设置低压降稳压器、输出电感、输出电容、NMOS晶体管及退耦电感等等元件，造成芯片所需的面积较大，其制作成本也较高。而且，由于芯片材质的限制，其品质因数较低，导致信号在芯片中传递时具有较高的损耗，对芯片的效能造成影响。
技术实现思路
本技术的目的在于提供一种低噪声放大器的封装结构，可利用电路板上的空间进行电容或电感的匹配，减少芯片所需的面积、降低芯片的生产成本。为达成上述目的，本技术提供一种低噪声放大器的封装结构，包含有:一芯片，该芯片中设有一第一电感、二 N型金氧半晶体管(N型金属氧化物半导体晶体管)及一第二电感，并设有多个接点；一电路板，布设有多个接点及一线电感；及多个连接线，分别连接芯片的接点与对应的电路板接点；该线电感连接芯片的第二电感，形成一退耦电感。其中，该电路板为一单层电路板。其中，该封装结构为一小型封装结构，该电路板具有较小的面积，其尺寸为1.0mmX0.6mm 至 1.2mmX 0.8mm。其中，该电路板的多个接点中包含有一输出接点，连接该芯片的一输出接点，该电路板的输出接点连接一延伸区，形成一匹配电容。其中，该封装结构为一大型封装结构，该电路板具有较大的面积，其尺寸为1.4mmX 0.9mm 至 1.6mmX 1.1mm。其中，该电路板的多个接点中包含有一输出接点，连接该芯片的一输出接点，该电路板的输出接点连接一匹配线电感的一端。其中，该匹配线电感的另一端以一连接线连接该芯片的输出接点。其中，该电路板具有较高的品质因数。其中，该芯片中设有一电源模块。其中，该电源模块可选择为一低压降稳压器、一电阻及其组合的其中之一。本技术提供一种低噪声放大器的封装结构，尤指一种利用电路板配合芯片设置电容或电感的低噪声放大器的封装结构，其主要于电路板上设置一线电感，可连接芯片的电感而形成一退耦电感，其可利用电路板上的空间进行电容或电感的匹配。利用本技术低噪声放大器的封装结构，可于电路板上布设电容或电感，配合芯片的设置而形成退耦电感、匹配电容或匹配电感等，可减少芯片所需的面积、降低芯片的生产成本，并可依需求而选择大型封装或小型封装而无需改变芯片的设计。以下结合附图和具体实施例对本技术进行详细描述，但不作为对本技术的限定。附图说明图1为本技术低噪声放大器的封装结构一实施例的示意图。图2为本技术低噪声放大器一实施例的电路图。图3为本技术低噪声放大器的封装结构另一实施例的示意图。图4为本技术低噪声放大器的封装结构又一实施例的示意图。其中，附图标记:10:低噪声放大器封装结构12:芯片121:第一电感123:第二电感125:接点127:输出接点14:电路板141:接点143:线电感145:输出接点16:连接线161:连接线20:低噪声放 大器21:电阻22:低压降稳压器221:误差放大器223:反相输入端225:非反相输入端227:PM0S 晶体管23:电容24:第一电感25:第一 NMOS晶体管26:第二 NMOS晶体管261:信号输入端27:退耦电感29:信号输出端30:低噪声放大器封装结构34:电路板341:接点343:线电感345:输出接点38:延伸区40:低噪声放大器封装结构44:电路板441:接点443:线电感445:输出接点46:连接线461:连接线48:匹配线电感具体实施方式请参考图1及图2,分别为本技术低噪声放大器(Low Noise Amplifier, LNA)的封装结构一实施例的示意图及本技术低噪声放大器一实施例的电路图。如图所示，本技术低噪声放大器封装结构10包含有一芯片12及一电路板14。其中，芯片12中设有一第一电感(121、24)、一第一 NMOS晶体管25、一第二 NMOS晶体管26、一第二电感123及多个接点125。电路板14布设有多个接点141及一线电感143。电路板14的多个接点141分别以连接线16连接芯片12上对应的接点125。在本技术的一实施例中，尚可于芯片12中设置一电源模块。电源模块可选择为一低压降稳压器(Low Dropout Regulator, LD0) 22、一电阻21或低压降稳压器22与电阻21的组合，或可直接连接到电源VCC。其中，低压降稳压器22的其中一种态样包含一误差放大器221及一 PMOS晶体管227。该PMOS晶体管227连接于一电源VCC与信号输出端29之间。误差放大器221的反相输入端223连接一参考电压Vref，非反相输出端225连接该信号输出端29，误差放大器221的输出端则连接PMOS晶体管227的闸极。若电源模块选择包含电阻21，则该电阻21串接于电源VCC与信号输出端29之间。芯片12的输出接点127连接电路板14的输出接点145，由于输出接点145具有一面积，于射频电路上形成一电容23，连接于信号输出端29与地电位之间。在芯片12中，第一电感(121、24)的一端连接至信号输出端29,第一 NMOS晶体管25、第二 NMOS晶体管26与第二电感123依序串接于第一电感(121、24)的另一端。第二电感123的另一端以一连接线161连接到电路板14上的线电感143，形成一退耦电感(degenerated inductor) 27。第二 NMOS晶体管26的闸极则形成信号输入端261。利用本技术的低噪声放大器的封装结构，可减少芯片12所需的面积。在本技术的一实施例中，该电路板14具有较高的品质因数(QualityFactor, Q-value)。因此,在电路板14上布设线电感143取代部分的退稱电感,除了可减少芯片12的面积之外，尚可降低信号的损耗。在本技术的一实施例中，该电路板14为一单层电路板。请参考图3，为本技术低噪声放大器的封装结构另一实施例的示意图。本技术低噪声放大器的封装结构30可依需求选择大型封装或小型封装。使用同一颗芯片时，其输入及输出阻抗会因封装而有差异，为节省芯片重新设计及开光掩膜的成本，而借由封装时的设计以达到阻抗匹配的效果。本实施例以小型封装为例进行说明。由于小型封装使用的电路板34面积较小,其尺寸为1.0mmX0.6mm至1.2mmX0.8mm,电路板34上布设的接点341面积也较小。为补偿输出接点345较小的面积，可于输出接点345连接设置一延伸区38，借以形成一匹配电容。电路板34上的线电感343同样以连接线161连接芯片12上的第二电感123，借以形成完整的退稱电感。请参考图4，为本技术低噪声放大器的封装结构又一实施例的示意图。本实施例低噪声放大器的封装结构40以大型封装为例进行说明。由于大型封装使用的电路板44面积较大，其尺寸为1.4mmX0.9mm至1.6mmX 1.1mm,电路板44上布设的接点441间距较大，各接点441的面积也较大。为补偿输出接点445较大的面积所形成较大的输出电容，可于输出接点445连接设置一匹配线电感48，并将匹配线电感48的另一端以一连接线46连接至芯片12的输出接点127。其中，电路板44上的线电感443以一连接线461连本文档来自技高网...

【技术保护点】
一种低噪声放大器的封装结构，其特征在于，包含有：一芯片，该芯片中设有一第一电感、二N型金氧半晶体管及一第二电感，并设有多个接点；一电路板，布设有多个接点及一线电感；及多个连接线，分别连接芯片的接点与对应的电路板接点；其中，该线电感连接芯片的第二电感，形成一退耦电感。

【技术特征摘要】
1.一种低噪声放大器的封装结构，其特征在于，包含有: 一芯片，该芯片中设有一第一电感、二 N型金氧半晶体管及一第二电感，并设有多个接占.一电路板，布设有多个接点及一线电感；及 多个连接线，分别连接芯片的接点与对应的电路板接点； 其中，该线电感连接芯片的第二电感，形成一退稱电感。2.根据权利要求1所述的低噪声放大器的封装结构，其特征在于，该电路板为一单层电路板。3.根据权利要求1所述的低噪声放大器的封装结构，其特征在于，该封装结构为一小型封装结构，该电路板尺寸为1.0mmX0.6mm至1.2mmX0.8mm。4.根据权利要求3所述的低噪声放大器的封装结构，其特征在于，该电路板的多个接点中包含有一输出接点，连接该芯片的一输出接点，该电路板的输出接...

【专利技术属性】
技术研发人员：刘宇华，黄亭尧，
申请(专利权)人：络达科技股份有限公司，
类型：实用新型
国别省市：