DRAM阵列制造技术

描述了一种具有成对单元的6F2DRAW单元。在一个实施例中，由具有限定虚设字线的栅极的n型隔离晶体管将所述单元对分隔开。由具有有利于p沟道器件的功函数的金属制造虚设字线。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及动态随机存取存储器(DRAM)单元。
技术介绍
集成电路晶体管经常与氧化物区域彼此隔离。用于形成这些区域的两种常用技术是:(i )使用氮化硅层中的开口的硅的局部氧化(LOCOS )，和(i i )其中浅沟槽被氧化物填充的浅沟槽隔离(STI)。两种常用技术都不容易进行尺寸缩放，并且要求仔细布置以实现具有8F2或更小面积的DRAM单元。美国专利6545904描述了由隔离晶体管和STI的组合而获得隔离的6F2DRAM单元。隔离晶体管中的栅极氧化物比在提供更大隔离的DRAM存取晶体管中使用的氧化物厚。用于n沟道存取晶体管和隔离晶体管的P+多晶硅栅极被提出作为获得6F2DRAM单兀的另一种方法° # R1, Electronic Devices Meeting, 2001, IEDM Technical DigestInternational 第 395 页开始的由 Hiroshi Kiuirai 等人撰写的“Data Retention Time inDRAM with WSix/P+ply-Si Gate NMOS Cell Transistors”。在 1996Symposium on VLSITechnology Digest of Technical Papers 第 22 页开始的由 Masami Aoki 等人撰写的“Fully Self-Aligned6F2CelI Technology for Low CostlGb DRAW”中描述了在使用 LOCOS和隔离晶体管的位线过电容器(overcapacitor )单元中的用于6F2DRAM单元的另一种技术。
技术实现思路
集成电路晶体管经常以氧化物区域彼此隔离。用于形成这些区域的两种常用技术是:(i )使用氮化硅层中的开口的硅的局部氧化(L0C0S )，和(i i )其中浅沟槽被氧化物填充的浅沟槽隔离(STI)。两种常用技术都不容易进行尺寸缩放，并且要求仔细布置以实现具有8F2或更小面积的DRAM单元。上述问题通过本公开内容中所讨论的实施例而得以解决。在本技术的一个实施例中，一种DRAM阵列包括:一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定了沟道区域的n型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部，每个存取晶体管的另一源极/漏极区域通过由n型源极/漏极区域限定的公共沟道区域而与邻近单元对中的存取晶体管的其它源极/漏极区域分隔开；存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于n沟道器件的功函数的材料；以及虚设字线，所述虚设字线大体上垂直于所述位线而延伸，每条虚设字线在所述公共沟道区域中的一个之上延伸，所述虚设字线包括具有有利于P沟道器件的功函数的材料。在本技术的另一实施例中，一种DRAM阵列包括:一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定沟道区域的n型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部；存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于η沟道器件的功函数的材料；以及其中所述存取晶体管的所述沟道区域与它们的源极/漏极区域成角度。在本技术的另一实施例在，一种DRAM阵列包括:一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定沟道区域的η型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部；存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于η沟道器件的功函数的材料；以及其中当所述存取字线被取消选择时，所述字线保持在相对于衬底电势的负电势。本技术的实施例减小了单元对的水平尺寸并且更容易地对与单元对的上覆位线(例如，图1中的位线18)的单个接触部(例如，图1中的接触部28)有利，其中通过使用公共位线接触部而使单元成对并且单元具有等于6F2的面积。以下的说明和附图详细介绍了本技术的实施例的特定的说明性方面。然而，这些方面仅仅表示可以采用本技术的实施例的原理的一些不同的方式。本技术的实施例旨在包括所有的落入所附权利要求的宽泛范围的替换、修改、变形形式的等同形式。当结合附图加以考虑时，根据以下对本技术的实施例的具体描述，本技术的其它优点和新颖特征将变得显而易见。附图说明图1是示出根据本说明书的一个实施例而布置的成对动态随机存取存储器(DRAM)单元的电路示意图。图2是单元对的平面图，示出了单元对与上覆位线和上覆电容器的接触部。图3是大体上通过图2的剖面线3-3而获得的电容器接触部和上覆电容器的横截面正视图。图4是大体上通过图2的剖面线4-4而获得的形成存取晶体管的栅极的金属字线的横截面正视图。图5是示出与来自存取晶体管的上覆源极/漏极区域的位线的接触部的横截面正视图。图6是示出在不使用隔离晶体管情况下实现6F2单元的另一个实施例中使用的角度扩散的平面图。具体实施方式在以下的说明中，描述6F2DRAM单元。阐述若干具体细节以便提供对这些单元以及诸如图3的电容器接触部结构等的所述单元在阵列中的使用的深入理解。对本领域技术人员显而易见的是这些具体细节仅仅是用于实现请求保护的存储器的一种方法。在其它示例中，不详细地描述用于制造DRAM单元的已知工艺，以免不必要地使本专利技术难以理解。所描述的单元对嵌入式DRAM是特别有用的，这是因为它们与逻辑CMOS技术是兼容的。在图1中，示出两对单元10和12。每个单元包括诸如晶体管14和电容器15等存取晶体管和电容器。存取晶体管14的源极/漏极区域由接触部28连接到上覆位线18。由字线16上的电势对每对单元中的一个单元进行存取。每条位线连接到诸如感测放大器20等感测放大器的一个输入端；感测放大器20的另一个输入端连接到在DRAM阵列的另一部分之上延伸的位线22。类似地，该对单元12连接到位线24，该位线24将一个输入提供到感测放大器25。存取晶体管14和26的沟道区域与位线和字线成角度。如将在图2中所见到的，这减小了单元对的水平尺寸并且更容易地对与单元对的上覆位线18的单个接触部28有利。通过诸如图1的晶体管30和31等隔离晶体管来实现每个单元对与其相邻单元对(沿着给定位线)之间的隔离。这些晶体管的栅极限定诸如图1的线32和33等虚设(du_y)字线。即使晶体管30和31的源极/漏极区域以及存取晶体管14和26的源极/漏极区域全部为n型区域，在替换栅极工艺中也由具有有利于p型器件的功函数的金属来制造这些虚设字线。存取晶体管具有功函数有利于n型器件的金属栅极。用于图2的布置的单元具有6F2的有效面积并且以基于逻辑的制造工艺来制造。(F被定义为最小间距的一半，而最小间距为最小线宽加上与该线的一侧上的线和重复图案中的下一相邻线直接相邻的间隔的宽度。对于图2的布置而言，位线处于水平方向上并且字线处于垂直方向上。位线为2F半本文档来自技高网...

【技术保护点】
一种DRAM阵列，包括：?一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定了沟道区域的n型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部，每个存取晶体管的另一源极/漏极区域通过由n型源极/漏极区域限定的公共沟道区域而与邻近单元对中的存取晶体管的其它源极/漏极区域分隔开；?存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于n沟道器件的功函数的材料；以及?虚设字线，所述虚设字线大体上垂直于所述位线而延伸，每条虚设字线在所述公共沟道区域中的一个之上延伸，所述虚设字线包括具有有利于p沟道器件的功函数的材料。

【技术特征摘要】
2011.06.27 US 13/169,8641.一种DRAM阵列，包括: 一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定了沟道区域的n型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部，每个存取晶体管的另一源极/漏极区域通过由n型源极/漏极区域限定的公共沟道区域而与邻近单元对中的存取晶体管的其它源极/漏极区域分隔开； 存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有有利于n沟道器件的功函数的材料；以及 虚设字线，所述虚设字线大体上垂直于所述位线而延伸，每条虚设字线在所述公共沟道区域中的一个之上延伸，所述虚设字线包括具有有利于P沟道器件的功函数的材料。2.根据权利要求1所述的DRAM阵列，其中所述虚设字线的所述功函数大约为4.8-5.1eV03.根据权利要求1所述的DRAM阵列，其中所述虚设字线耦合到相对于衬底电势的负电势。4.根据权利要求1所述的DRAM阵列，包括过孔接触部，所述过孔接触部连接到所述存取晶体管的所述另一源极/漏极区域，用于提供与上覆电容器的连接。5.根据权利要求1所述的DRAM阵列，其中所述位线是设置在所述阵列中的所述单元对之上的金属线。6.根据权利要求1所述的DRAM阵列，其中所述电容器设置在所述位线之上。7.根据权利要求1所述的DRA M阵列，其中所述存取晶体管的所述沟道区域与它们的源极/漏极区域成角度。8.根据权利要求1所述的DRAM阵列，其中所述源极/漏极区域、存取晶体管沟道区域和公共沟道区域由大体上垂直于所述字线设置的连续蜿蜒形半导体主体形成。9.根据权利要求1所述的DRAM阵列，其中每个单元都具有大约6F2的面积。10.一种DRAM阵列，包括: 一对单元，每个单元都包括存取晶体管和电容器，所述存取晶体管具有限定沟道区域的n型源极/漏极区域，第一对单元中的每个存取晶体管的一个源极/漏极区域连接到用于提供与位线的连接的公共过孔接触部； 存取字线，所述存取字线大体上垂直于所述位线而延伸，每条存取字线在存取晶体管的沟道区域之上延伸，所述存取字线包括具有...

【专利技术属性】
技术研发人员：王奕，M·C·韦伯，N·林德特，S·希瓦库马，K·张，D·索马谢卡尔，
申请(专利权)人：英特尔公司，
类型：实用新型
国别省市：