一种电路和方法，用于在单个编程操作周期中将多个比特的数据编程到闪速存储器单元。要编程到闪速存储阵列的一个物理页内的多个数据页被存储在存储器装置上的页缓冲器或其他存储部件中。在不同的时间间隔使用预定编程配置来驱动连接到要编程的单元的所选择的字线，其中，每一个预定编程配置被配置来用于将擦除阈值电压偏移到与特定的逻辑状态相对应的特定阈值电压。多页位线控制器响应于与那个相应的位线相关联的属于每个数据页的比特的特定逻辑状态的组合而在时间间隔的每一个期间偏置每个位线以启用或禁止编程。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上涉及半导体装置，并且具体地涉及将多个比特的数据编程到单个闪速存储器单元。
技术介绍
闪速存储器是常用的一种非易失性存储器，其被广泛用作诸如数字照相机或便携数字音乐播放器之类的消费电子产品的大容量存储器。当前可获得的闪速存储器芯片的密度可以在大小上高达几个G字节(GB)，这适合于在通用USB闪速驱动器中使用，因为一个闪速存储器芯片的尺寸很小。闪速存储器的另一种出现的应用是固态驱动器，用于替换在膝上型和台式计算机中使用的传统硬盘驱动器。图1是在本领域中已知的典型的闪速存储器装置的一般框图。闪速存储器装置10包括输入/输出接口电路、控制电路、存储器电路和存储阵列。闪速存储器装置10的输入/输出接口电路包括就绪/忙碌信号缓冲器12、控制信号缓冲器14和全局数据缓冲器16。就绪/忙碌信号缓冲器12是输出缓冲器，其经由相应的引脚或端口来驱动就绪/忙碌信号R/B#。在本示例中，控制信号缓冲器14是输入缓冲器，该输入缓冲器从相应的引脚或端口接收闪速存储器控制信号CE#、CLE、ALE、WE#、REi^PWP#。下文中，以“#”结尾的信号名称应当被理解为低态有效电平信号，其中，低态有效信号对应于例如“O”逻辑电平或VSS电压电平。相反，高态有效逻辑电平信号对应于例如“I”逻辑电平或VDD或VCC电压电平。下面是前述的控制信号的简短说明。.命令锁存启用(CLE) =CLE输入信号用于控制操作模式命令向内部命令寄存器内的加载。该命令在CLE为高时在WE#信号的上升沿从I/O端口被锁存到命令寄存器中。.地址锁存启用(ALE) =ALE信号用于控制向内部地址寄存器内加载地址信息。地址信息在ALE为高时在WE#信号的上升沿从I/O端口被锁存到地址寄存器中。.芯片启用(CE#):在装置处于就绪状态期间，当CE#变高时，装置进入低功率待机模式。当装置处于忙碌状态(R/B#=L)时，诸如在编程或擦除或读取操作期间，CE#信号被忽略，并且即使CE#输入变高，装置也不进入待机模式。.写入启用(WE#):WE#信号用于控制从I/O端口获取数据。 读取启用(RE#):RE信号控制串行数据输出。在RE#的下降沿后可获得数据。也在这个下降沿上递增内部列地址计数器(地址=地址+1)。.I/O端口(1/00至7):1/00至7引脚被用作用于向和从装置传送地址、命令和输入/输出数据的端口。.写入保护(WP#):WP#信号用于保护装置以防意外编程或擦除。当WP#低时复位内部调压器(高压发生器)。这个信号通常用于当输入信号无效时在通电/断电序列期间保护数据。.就绪/忙碌(R/B#):R/B#是开漏引脚，并且输出信号用于指示装置的操作条件。R/B#信号在编程、擦除和读取操作期间在忙碌状态中(R/B#=L)，并且在操作结束后返回到就绪状态(R/B#=H)。在图1的本示例中的全局数据缓冲器16是双向缓冲器，其在相应的输入/输出(I/o)引脚或端口上接收写入数据，并且提供读取数据。闪速存储器装置10被示出具有8个这样的端口 1/00至1/07，但是可以在替代的数据宽度配置中具有大于或小于8个的端口。这些I/O端口也用于接收地址和命令信息。闪速存储器装置10的控制电路包括控制器18、命令寄存器20、地址寄存器22和状态寄存器24。控制器18控制在闪速存储器装置10中的其他电路的各种功能，其中，这样的功能包括读取、编程和编程验证。虽然未示出，但是控制器18可以包括命令解码器，用于响应于所接收到的命令来执行功能。寄存器存储由闪速存储器装置10接收或要提供到包括例如存储器控制器的外部主机系统的各种类型的信息。所述寄存器不意欲是穷举的，并且可以包括其他寄存器，诸如数据寄存器。由控制器控制的主要电路是存储器电路，该存储器电路包括行和列预解码器26和28、行和列解码器30和32、感测放大器和页缓冲块34、以及高压发生器36。闪速存储器装置10的存储阵列38由连接到位线的NAND单元串构成，其中，NAND单元串的每一个存储器单元连接到字线。后面在图3中示出了 NAND单元串的另外的细节。在编程操作中控制行预解码器26、行解码器30和高压发生器36，以将所选择的字线驱动到高压，该高压对于将所连接的存储器单元的阈值电压从默认擦除阈值电压偏移到期望的电压电平是有效的。可以注意到，通过将存储器单元的阈值电压偏移到默认值，可以在存储阵列38中使用高压以擦除存储器单元。高压和高压施加时间的不同组合可以用于为闪速存储器单元设置特定阈值电压。用于编程特定阈值电压的组合可以被称为编程配置(profile)。页缓冲器34存储要被编程到连接到所选择的字线的单元的数据页。通常，根据位线被偏置或被设置到的逻辑电平，连接到该位线的存储器单元经由所选择的字线被禁止编程或被启用编程。在页缓冲器中存储的数据位用于偏置位线。图2是用于单比特闪速存储器单元的阈值电压分布图，该单比特闪速存储器单元存储两个可能电平或状态之一:状态O或状态I。其也被称为单电平单元(SLC)存储器。在图2中，状态O是存储阵列38的所有闪速存储器单元的默认擦除状态，其在这个示例中是负阈值电压。相反，状态I对应于正阈值电压。因此，当被擦除时，闪速存储器单元针对所存储的数据的单个比特存储“I”逻辑状态。然后，如果要在所选择的单元中存储的数据对应于“0”，则执行编程以将擦除阈值电压偏移到状态I的正电压，这如上所述是通过使用特定的编程配置来驱动所选择的连接到单元的字线而进行的。图3是示出图1的存储阵列38的一部分的电路示意图，并且具体地说示出了连接到两个位线BLl和BLj的NAND单元串。每一个NAND单元串具有串联耦合地布置并且彼此电耦合的闪速存储器单元50。因此，字线WLO至WLi耦合到存储器单元串中的各闪速存储器单元50的栅极。补位数字“i”和“j”是整数值，用于分别指定最后的字线和位线。耦合到信号SSL (串选择线)的串选择装置52选择性地将存储器单元串连接到位线(BLl或BLj )，而耦合到信号GSL (接地选择线)的接地选择装置54选择性地将存储器单元串连接到源极线，诸如VSS。串选择装置52和接地选择装置54是η沟道晶体管。连接到相同的字线的在图3中所示的两个NAND单元串、SSL和GSL是一个存储器块56的一部分。因此，多个存储器块可以与图1所示的存储器块并行地连接到相同的位线BLl至BLj。如果闪速存储器单元50存储单个比特的数据，则连接到同一字线的所有单元50存储一个数据页。在图3中，例如，连接到WLO的单元被统称为物理页0，而连接到WLj的单元被统称为物理页i，其中，每个物理页存储一个数据页。页缓冲器58耦合到各个位线BLl至BLj，用于存储要被编程到闪速存储器单元的一个页内的一个数据页。页缓冲器58还包括感测电路，用于感测从闪速存储器单元的一个页读取的数据。在编程操作期间，数据寄存器执行编程验证操作，以保证数据已经被正确地编程到耦合到所选择的字线的闪速存储器单元内。因此，每行单元存储一个数据页。为了实现改善的密度，每一个闪速存储器单元可以存储至少两个比特的数据，并且一般被称为多比特单元(MBC)。在每一个单元存储至少两个比特的数据的情况下，存储阵列的存储密度相对于具有仅存储一个比特的数据的单元的本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：金镇祺，
申请(专利权)人：莫塞德技术公司，
类型：
国别省市：
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