用于在沟槽功率MOSFET中优化端接设计的不对称多晶硅栅极的制备方法技术

本发明专利技术公开了一种具有多个晶体管的半导体器件，包括一个端接区，带有不对称栅极的晶体管。该半导体器件包括具有多个有源晶体管的有源区，其中每个有源晶体管都含有源极、漏极和栅极区。源极和栅极区相互分离，并且相互绝缘。端接区包围着有源区。端接区包括多个分离的端接沟槽、每个沟槽都用导电材料和绝缘材料填充。电绝缘材料沉积在导电材料和衬底导电材料之间。多个端接沟槽中的其中之一沉积在有源区和多个端接沟槽的其余沟槽之间，栅极区就形成在端接沟槽中，与屏蔽栅极区重叠并间隔开，从而使栅极多晶硅的剖面面积小于晶体管中作为不对称设计的栅极区的剖面面积。

【技术实现步骤摘要】

本专利技术主要涉及场效应管，更确切地说是涉及具有器件边缘端接性能的功率氧化物半导体场效应管(M0SFET)。
技术介绍
功率电子器件通常采用功率金属-氧化物-半导体场效应晶体管(M0SFET)。功率MOSFET应能承受比较高的击穿电压，同时具有非常低的导通电阻。一般来说，功率MOSFET器件是通过一簇晶体管阵列，制备在称为有源区的衬底上制成的。在包围着有源区的区域中，在有源区中建立起电场。这称为端接区。功率MOSFET的击穿电压应达到最大，在端接区中，超过有源晶胞区的击穿电压。如果端接击穿电压低于有源区的击穿电压，那么雪崩电流将涌入端接区，从而削弱雪崩性能。在大多数器件中，最高的可能的雪崩电流是非常有必要的。在传统的屏蔽栅晶体管(SGT) MOSFET中，端接区设计是最具有挑战性的，由于最后的有源晶胞沟槽毗邻端接区，因此该有源晶胞沟槽与有源区内的那些性能不同。因此，十分有必要设计适宜的端接区，使功率MOSFET的击穿电压达到最大。
技术实现思路
一种具有多个晶体管的半导体器件，包括一个端接区，其特点是带有不对称栅极的晶体管。该半导体器件包括具有多个有源晶体管的有源区，其中每个有源晶体管都含有源极、漏极和栅极区。源极和栅极区相互分离，并且相互绝缘。端接区包围着有源区。端接区包括多个分离的端接沟槽、每个沟槽都用导电材料和绝缘材料填充。电绝缘材料沉积在导电材料和衬底导电材料之间。多个端接沟槽中的其中之一沉积在有源区和多个端接沟槽的其余沟槽之间，栅极区就形成在端接沟槽中，与屏蔽栅极区重叠并间隔开，从而使栅极多晶硅的剖面面积小于晶体管中作为不对称设计的栅极区的剖面面积。本专利技术还提出了一种用于制备半导体器件的方法。这些及其他实施例将在下文中详细介绍。本专利技术提供一种形成在半导体衬底上的半导体器件，包括:一个含有多个晶体管的有源区，每个晶体管都含有源极区、本体区、漏极区和栅极区；以及一个包围着所述的有源区的端接区，所述的端接区包括至少一个靠近有源区的最里面的端接沟槽，以及一个远离最里面的端接沟槽的最外面的端接沟槽，每个端接沟槽都用导电材料填充，电绝缘材料沉积在所述的导电材料和所述的衬底材料之间，最里面的端接沟槽具有一个由所述的导电材料制成的栅极部分，所述的栅极部分的剖面面积小于所述的有源区中的晶体管的所述的栅极区的剖面面积。上述的半导体器件，沉积在所述的最外面的端接沟槽中的所述的导电材料，电连接到端接区中的一个本体掺杂区，最外面的端接沟槽远离最里面的端接沟槽，所述的端接区中的本体掺杂区则更加远离最里面的端接沟槽。上述的半导体器件，栅极部分沉积在有源区附近的最里面的端接沟槽中，通过所述的电绝缘材料，所述的栅极部分与衬底材料绝缘，电绝缘材料具第一厚度的部分在所述的栅极部分和所述栅极部分附近的所述的本体区之间，电绝缘材料具第二厚度的部分在所述的栅极部分和端接区中所述的衬底材料之间，所述的第一厚度小于所述的第二厚度。上述的半导体器件，有源区附近的所述的最里面的端接沟槽的宽度和深度，与设置在有源区中的有源栅极沟槽的宽度和深度相同。上述的半导体器件，所述的栅极部分与所述的导电材料制成的一个屏蔽栅极区重叠，并且绝缘，所述的屏蔽栅极区在有源区附近的所述的最里面的端接沟槽底部。上述的半导体器件，所述的源极区和所述的屏蔽栅极区电连接。上述的半导体器件，沉积在所述的最外面的端接沟槽中的导电材料电连接到端接区中的一个本体掺杂区，所述的最外面的端接沟槽远离所述的最里面的端接沟槽，所述的本体掺杂区更加远离最里面的端接沟槽。上述的半导体器件，栅极部分沉积在有源区附近的最里面的端接沟槽中，通过所述的电绝缘材料，所述的栅极部分与衬底材料绝缘，电绝缘材料具第一厚度的部分在所述的栅极部分和所述的栅极部分附近的所述的本体区之间，电绝缘材料具第二厚度的部分在栅极部分和端接区中所述的衬底材料之间，所述的第一厚度小于所述的第二厚度。上述的半导体器件，有源区附近的所述的最里面的端接沟槽的宽度和深度，与设置在有源区中的有源栅极沟槽的宽度和深度相同。上述半导体器件，端接区中的衬底材料的顶面至少下凹到所述的栅极部分的底部。上述的半导体器件，沉积在所述的最外面的端接沟槽中所述的导电材料，电连接到端接区中的衬底区，最外面的端接沟槽远离最里面的端接沟槽。本专利技术还提供一种形成在半导体衬底上的半导体器件，包括:一个含有多个晶体管的有源区，每个晶体管都含有源极区、本体区、漏极区和栅极区；以及一个包围着所述的有源区的端接区，所述的端接区包括至少一个靠近有源区的最里面的端接沟槽，以及一个远离最里面的端接沟槽的最外面的端接沟槽，每个端接沟槽都用导电材料填充，电绝缘材料沉积在所述的导电材料和所述的衬底材料之间；其中沉积在所述的最外面的端接沟槽中的导电材料电连接到端接区中的一个本体掺杂区，最外面的端接沟槽远离所述的最里面的端接沟槽，所述端接区中的本体掺杂区更加远离最里面的端接沟槽。本专利技术提供一种在掺杂第一导电类型的半导体衬底上制备半导体器件的方法，包括:在衬底上，制备多个空间分离的有源区中的有源沟槽，多个空间分离的端接区中的端接沟槽，所述的多个端接沟槽包括至少一个最里面的端接沟槽，在有源区附近，以及一个最外面的端接沟槽，离有源区最远；在每个所述的沟槽中，制备一个绝缘栅极区；从有源区附近最里面的端接沟槽上，除去所述的绝缘栅极区靠近端接区的外面部分，同时在每个有源沟槽中保留所述的绝缘栅极区；在衬底上方，制备一个绝缘层，填充最里面的端接沟槽中所除去的绝缘栅极区的外部；并且通过衬底上方的绝缘层，制备电接头。上述的方法，还包括在除去最里面的端接沟槽中的绝缘栅极区的外部之前，通过整个有源区和端接区，在衬底的顶部，无需掩膜，注入本体掺杂物和源极掺杂物，所述的本体掺杂物具有与第一导电类型相反的第二导电类型，所述的源极掺杂物具有第一导电类型。上述的方法，制备电接头的步骤还将远离有源区的最外面的端接沟槽中的绝缘栅极区电连接到最外面的端接沟槽附近更加远离有源区的一个本体掺杂区。上述的方法，每个有源沟槽和端接沟槽的底部都用被电绝缘材料包围着的导电材料填充，在每个沟槽中制备绝缘栅极区的方法是在每个沟槽的顶部制备绝缘栅极，与沟槽底部的导电材料重叠，所述的电绝缘材料的一部分设置在沟槽顶部栅极区和沟槽底部的导电材料之间。上述的方法，从最里面的端接沟槽上除去端接区附近的所述的绝缘栅极区的外部，还从最外面的端接沟槽上除去全部的所述的绝缘栅极区。上述的方法，制备电接头的步骤还将填充远离有源区的最外面的端接沟槽的底部且被电绝缘材料包围着的导电材料，电连接到在最外面的端接沟槽附近的离有源区更远的一个本体掺杂区。上述的方法，从最里面的端接沟槽上，除去端接区附近的所述的绝缘栅极的外部，还将端接区中衬底的顶部至少向下除去到绝缘栅极区的底部。上述的方法，制备电接头的步骤还将被电绝缘材料包围着的填充远离有源区的最外面的端接沟槽底部的导电材料电连接到邻近最外面的端接沟槽的衬底区。附图说明图1表示依据本专利技术，一种半导体器件的俯视图；图2A表示图1所示的半导体器件沿线2-2’的侧视图，图2B表示依据本专利技术的另一实施例，图1所示的半导体器件沿线2-2’的侧视图；图3表示依据本专利技术的另一个实施例，半导体器件的侧视图；图4-21表示不同的制备工艺本文档来自技高网...

【技术保护点】
一种形成在半导体衬底上的半导体器件，其特征在于，包括：一个含有多个晶体管的有源区，每个晶体管都含有源极区、本体区、漏极区和栅极区；以及一个包围着所述的有源区的端接区，所述的端接区包括至少一个靠近有源区的最里面的端接沟槽，以及一个远离最里面的端接沟槽的最外面的端接沟槽，每个端接沟槽都用导电材料填充，电绝缘材料沉积在所述的导电材料和所述的衬底材料之间，最里面的端接沟槽具有一个由所述的导电材料制成的栅极部分，所述的栅极部分的剖面面积小于所述的有源区中的晶体管的所述的栅极区的剖面面积。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李亦衡，丁永平，王晓彬，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：