集成电路电源轨抗静电保护的触发电路结构制造技术

一种电路电源轨抗静电保护的触发电路结构，属于电子技术领域。该结构用于触发具有混合工作电压的集成电路高压电源轨抗静电保护器件，包括由m（正整数）个第一PMOS管构成的二极管连接形式的串联电路，第二PMOS管和电阻R；m个第一PMOS管构成的二极管连接形式的串联电路中最上面一个第一PMOS管的源极接VDD_H，第二PMOS管的漏极接ESD保护器件的触发端T，第二PMOS管的栅极通过电阻R接VDD。该触发电路结构由低压器件组成，但是却能容忍高压电源轨VDD_H电压，能够降低器件的触发电压，并促使器件的均匀导通，提高ESD能力，同时，该电路中无电容器件，因此受保护集成电路正常工作时漏电流较小。

【技术实现步骤摘要】

本专利技术属于电子
,涉及半导体集成电路芯片的静电释放(ElectrostaticDischarge，简称为ESD)保护电路设计，尤指一种用于有两个(或多个)不同电压的电源轨，且仅由低压器件构成的集成电路的静电防护设计技术。
技术介绍
随着CMOS工艺的不断发展，每一颗芯片上集成的晶体管数量也随之急剧增多。然而在复杂的系统中，当不同的芯片相互连接时，由于芯片的工作电压可能不一样，其I/o接口电路可能需要接收或输出不同电压值的信号。这就要求芯片之间的I/o接口电路能够承受不同电压。但是对于低压工作的集成电路而言，要集成的高压CMOS器件的栅氧层较低压器件要厚，所以要单独添加掩膜板来制作，这也必然会提高生产成本。因此为了降低成本，在设计I/O接口电路及其电源钳位电路(power clamp)时，要求都由低压器件组成。目前在混合工作电压的集成电路中一种常用的power clamp结构就是堆栈的MOS(Stacked M0S)结构，如图1所示。该结构解决了栅氧可靠性的问题，并且不需要使用厚栅氧的高压器件，这样就不需要添加额外的掩膜板，也不会增加生产成本。但是在当今先进的半导体工艺中，该结构的抗ESD能力往往较低。为了进一步提高器件的抗ESD能力，通常会给ESD保护器件添加一个触发控制电路，常用的触发电路就是电阻电容(RC)触发电路，如图2所示。但是，在先进的CMOS工艺下，电容的面积要远远大于晶体管的面积，并且由于其寄生电阻的影响，电容不能完全的阻断电流，ESD保护器件会微弱的开启，这样就会产生较大的漏电流，导致芯片工作时的功耗更高。因此要避免在保护电路设计中使用电容器件。
技术实现思路
本专利技术提供一种集成电路电源轨抗静电保护的触发电路结构，用于触发具有混合工作电压的集成电路高压电源轨抗静电保护器件。该触发电路结构由低压器件组成，但是却能容忍高压电源轨电压，可以降低抗静电保护器件的触发电压，并促使抗静电保护器件的均匀导通，提高ESD能力；同时，该电路中无电容元件，因此受保护的集成电路正常工作时漏电流较小。本专利技术技术方案如下:集成电路电源轨抗静电保护的触发电路结构1，用于触发具有混合工作电压的集成电路高压电源轨抗静电保护器件，如图3所示，包括由m Cm为正整数)个第一 PMOS管构成的二极管连接形式的串联电路3，一个第二 PMOS管4和一个电阻R ;所述m个第一 PMOS管构成的二极管连接形式的串联电路3中每个第一 PMOS管的栅极与漏极相连、衬底和源极相连，每个第一 PMOS管的源极与其上面的一个第一 PMOS管的漏极相连；第二 PMOS管4的源极和衬底短接，再接m个第一 PMOS管构成的二极管连接形式的串联电路3中最下面一个第一 PMOS管的漏极；第二 PMOS管4的栅极与电阻R的一端相连；该触发电路使用时，所述m个第一 PMOS管构成的二极管连接形式的串联电路3中最上面一个第一 PMOS管的源极接集成电路的高压电源轨VDD_H，所述第二 PMOS管4的漏极接集成电路的ESD保护器件2的触发端T，所述第二 PMOS管4的栅极通过电阻R接集成电路的低压电源轨VDD，所述集成电路的ESD保护器件2跨接在高压电源轨VDD_H和地轨VSS之间。本专利技术中提供的集成电路电源轨抗静电保护的触发电路结构中，所有器件均由工作电压为VDD的低压器件构成，采用m个第一 PMOS管构成的二极管连接形式的串联电路3调节提供触发电流的PMOS管4的源极电压(即D点电压)。m适当取值能够使得D点的电压可被调节到一个适当值:在电路正常工作时，第二 PMOS管4的栅源电压Vgs4>Vth4 (Vgs4为PMOS管4的栅源电压，Vth4为第二 PMOS管4的导通电压阈值，两者均为负值)，PMOS管4关断，不能触发ESD保护器件2 ;在电源轨VDD_H和VSS之间发生ESD时，由于此时VDD是浮空的，PMOS管4的栅源电压Vgs4〈Vth4，第二 PMOS管4开启，为ESD保护器件2提供触发电流，ESD保护器件2开始工作，从而达到既保护电路不受ESD损坏又不影响受保护的集成电路正常工作的效果。本专利技术提供的集成电路电源轨抗静电保护的触发电路结构完全由低压器件构成，且不含电容元件，该触发电路结构用于触发具有混合工作电压的集成电路高压电源轨抗静电保护器件，能够降低了 ESD保护器件的触发电压，并促使器件均匀导通，提高ESD能力，同时受保护的集成电路正常工作时漏电流较小。附图说明图1为现有技术中一种在混合工作电压集成电路中运用堆栈NMOS (StackedNMOS)结构的ESD保护电路的示意图。图2为现有的RC触发的一种ESD保护电路结构示意图。图3为本专利技术提供的集成电路电源轨抗静电保护的触发电路结构使用时的电路结构示意图。图4为图3所示结构的一种应用实例。图5为图3所示结构的一种变形。具体实施方式为了使本专利技术所要解决的技术问题、技术方案及积极效果更加清楚明白，以下结合附图对本专利技术进行进一步详细说明。具体实施方式一集成电路电源轨抗静电保护的触发电路结构1，用于触发具有混合工作电压的集成电路高压电源轨抗静电保护器件，如图3所示，包括由m Cm为正整数)个第一 PMOS管构成的二极管连接形式的串联电路3，一个第二 PMOS管4和一个电阻R ;所述m个第一 PMOS管构成的二极管连接形式的串联电路3中每个第一 PMOS管的栅极与漏极相连、衬底和源极相连，每个第一 PMOS管的源极与其上面的一个第一 PMOS管的漏极相连；第二 PMOS管4的源极和衬底短接，再接m个第一 PMOS管构成的二极管连接形式的串联电路3中最下面一个第一 PMOS管的漏极；第二 PMOS管4的栅极与电阻R的一端相连；该触发电路使用时，所述m个第一 PMOS管构成的二极管连接形式的串联电路3中最上面一个第一 PMOS管的源极接集成电路的高压电源轨VDD_H，所述第二 PMOS管4的漏极接集成电路的ESD保护器件2的触发端T，所述第二 PMOS管4的栅极通过电阻R接集成电路的低压电源轨VDD，所述集成电路的ESD保护器件2跨接在高压电源轨VDD_H和地轨VSS之间。上述方案中，m个第一 PMOS管构成的二极管连接形式的串联电路3用来调节提供触发电流的第二 PMOS管4的源端电压，从而控制ESD保护电路的工作状态。只有当VDD_H的电压值大于(Vdd+I mXVthl+Vth41 )时，第二 PMOS管4才会导通。m应取适当值，以达到如下效果:当受保护的集成电路正常工作时，使高压电源轨VDD_H的电压值小于(VDD+|mXVthl+Vth41 )，此时第二 PMOS管4处于关断状态，不能给ESD保护器件2提供触发电流，ESD保护器件2不工作，因此不会影响受保护的集成电路的正常工作。当高压电源轨VDD_H与地轨VSS之间发生正向ESD时，此时低压电源轨VDD浮空，由于低压电源轨VDD与地轨VSS之间寄生电容的作用，使低压电源轨VDD也暂时为地轨VSS电位。上述m值又可以使高压电源轨VDD_H的电压值大于(VDD+|mXVthl+Vth4|)(或(Vss+|mXVthl+Vth41 ))，此时第二 PMOS管4开启，从而提供ESD保护器件2的触发电流，ESD保护器件2开启，为本文档来自技高网...

【技术保护点】
集成电路电源轨抗静电保护的触发电路结构（1），用于触发具有混合工作电压的集成电路高压电源轨抗静电保护器件，包括由m个第一PMOS管构成的二极管连接形式的串联电路（3），其中m为正整数，一个第二PMOS管（4）和一个电阻R；所述m个第一PMOS管构成的二极管连接形式的串联电路（3）中每个第一PMOS管的栅极与漏极相连、衬底和源极相连，每个第一PMOS管的源极与其上面的一个第一PMOS管的漏极相连；第二PMOS管（4）的源极和衬底短接，再接m个第一PMOS管构成的二极管连接形式的串联电路（3）中最下面一个第一PMOS管的漏极；第二PMOS管（4）的栅极与电阻R的一端相连；该触发电路使用时，所述m个第一PMOS管构成的二极管连接形式的串联电路（3）中最上面一个第一PMOS管的源极接集成电路的高压电源轨VDD_H，所述第二PMOS管（4）的漏极接集成电路的ESD保护器件（2）的触发端T，所述第二PMOS管（4）的栅极通过电阻R接集成电路的低压电源轨VDD，所述集成电路的ESD保护器件（2）跨接在高压电源轨VDD_H和地轨VSS之间。

【技术特征摘要】

【专利技术属性】
技术研发人员：张波，樊航，盛玉荣，柯明道，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：