SDRAM的数据存取电路及SDRAM的数据存取系统技术方案

本发明专利技术提供一种SDRAM的数据存取电路以及一种SDRAM的数据存取系统。所述SDRAM的数据存取电路包括控制电路、控制信号接口和数据地址接口，所述控制电路与所述控制信号接口连接，并通过所述控制信号接口与SDRAM的控制接口连接；所述控制电路与所述数据地址接口连接，并通过所述数据地址接口同时与SDRAM的地址接口和数据接口连接。通过所述数据地址接口分别传输地址信号和数据信号至SDRAM，因此数据存取电路只需要设置一种数据地址接口，就可以实现对SDRAM的数据存取操作。因此可以减少数据存取电路的接口个数，简化电路的硬件结构，满足电路小面积、低成本的要求，特别适用于小容量、小封装的电子产品。

【技术实现步骤摘要】
SDRAM的数据存取电路及SDRAM的数据存取系统
本专利技术涉及SDRAM(SynchronousDynamicRandomAccessMemory，同步动态随机存取存储器)的数据存取的
，尤其是涉及一种SDRAM的数据存取电路及一种SDRAM的数据存取系统。
技术介绍
请参阅图1所示，是一种现有的SDRAM的数据存取电路的架构方框图。现有的SDRAM的数据存取电路100，具有控制接口，例如/CS、/RAS、/CAS、/WE…等，并通过数条控制线110，将数据存取电路100的控制信号传送至SDRAM102。另外，原有的数据交换电路100还具有地址接口和数据接口，分别通过地址线120将数据存取电路100的地址信号传送至SDRAM102，通过数据线130将数据存取电路100的数据接口和数据传送至SDRAM102。一般来说，现有的数据存取电路100的数据线130，是一一对应连接至SDRAM102的数据引脚(Q0～Qn)上，而数据存取电路100的地址接口和地址线120，是一一对应地连接至SDRAM102的地址引脚(A0～Am)上。在目前的技术上，SDRAM的尺寸包括了X1、X2、X4、X8、X16和X32。然而因为市场供需状况不同，往往受限于某些既定的宽度选择，在小容量电子产品(如视频录制、播放装置)的市场尤其明显。以16Mb的颗粒为例，目前最通用的应该是4MX16的包装，也就是说需要提供X16的数据总线宽度、还有13个地址总线宽度。这样，对于需要面积小、成本低的数据存取电路，集成过多的接口引脚会变得难以实现。
技术实现思路
针对上述
技术介绍
中存在的问题，本专利技术的目的在于提供一种可以简化接口的SDRAM的数据存取电路，能够使用较少的接口实现数据、地址以及控制信号的传输。一种SDRAM的数据存取电路，包括：控制电路、控制信号接口和数据地址接口，所述控制电路与所述控制信号接口连接，并通过所述控制信号接口与SDRAM的控制接口连接；所述控制电路与所述数据地址接口连接，并通过所述数据地址接口同时与SDRAM的地址接口和数据接口连接；在执行SDRAM数据存取时，所述控制电路先通过所述数据地址接口发送地址信号至所述SDRAM，通过所述控制信号接口发送读/写命令至所述SDRAM，然后通过所述数据地址接口输出数据信号至所述SDRAM或者接收所述SDRAM输出的数据信号；进一步包括掩码信号产生电路和掩码信号接口，所述掩码信号产生电路连接所述掩码信号接口，并且通过所述掩码信号接口与SDRAM的掩码接口连接；执行写SDRAM操作时，所述控制电路通过所述控制信号接口输出激活命令，通过所述数据地址接口输出行地址信号；经过至少一个时钟后，所述控制电路通过所述控制信号接口输出写命令，通过所述数据地址接口输出列地址信号，同时，所述掩码信号产生电路通过所述掩码信号接口输出写数据无效的掩码信号；在所述写数据无效的掩码信号结束后，所述控制电路通过所述数据地址接口输出数据信号。本专利技术的目的还在于提供一种可以简化数据存取电路接口的SDRAM的数据存取系统，能够使用较少的接口实现数据、地址以及控制信号的传输。一种SDRAM的数据存取系统，包括：数据存取电路和SDRAM；所述数据存取电路包括控制电路、控制信号接口和数据地址接口，所述控制电路与所述控制信号接口连接，所述控制电路与所述数据地址接口连接；所述SDRAM包括控制接口，地址接口和数据接口；所述数据存取电路的控制信号接口与所述SDRAM的控制接口连接；所述数据地址接口同时连接所述SDRAM的地址接口和数据接口；在执行SDRAM数据存取时，所述控制电路先通过所述数据地址接口发送地址信号至所述SDRAM，通过所述控制信号接口发送读/写命令至所述SDRAM，然后通过所述数据地址接口输出数据信号至所述SDRAM或者接收所述SDRAM输出的数据信号；所述SDRAM分别从控制接口和地址接口接收所述读/写命令和所述地址信号之后对相应地址上的数据执行读/写操作，通过所述数据接口输入数据储存或者输出数据；所述数据存取电路进一步包括掩码信号产生电路和掩码信号接口，所述SDRAM进一步包括掩码接口，所述掩码信号产生电路连接所述掩码信号接口，所述掩码信号接口与所述SDRAM的掩码接口连接；在执行写SDRAM操作时，所述控制电路通过所述控制信号接口输出激活命令，通过所述数据地址接口输出行地址信号；经过至少一个时钟后，所述控制电路通过所述控制信号接口输出写命令，通过所述数据地址接口输出列地址信号，同时，所述掩码信号产生电路通过所述掩码信号接口输出写数据无效的掩码信号；在所述写数据无效的掩码信号结束后，所述控制电路通过所述数据地址接口输出数据信号；所述SDRAM接收所述激活命令后激活，接收并保存所述行地址信号，在接到写命令和所述列地址信号之后，根据所述行地址信号和列地址信号确定写入数据的储存地址。本专利技术的SDRAM的数据存取电路及SDRAM的数据存取系统中，所述数据地址接口同时连接所述SDRAM的地址接口和数据接口，因此可以通过所述数据地址接口分别传输地址信号和数据信号，所述数据存取电路无需分别设置地址接口和数据接口，而只需要设置一种数据地址接口，就可以实现对SDRAM的数据存取操作。因此可以减少SDRAM的数据存取电路的接口个数，简化数据存取电路的硬件结构，满足数据存取电路小面积、低成本的要求，特别适用于小容量、小封装的电子产品，使其更具有适用性。附图说明图1是一种现有的SDRAM的数据存取电路的结构示意图；图2是本专利技术SDRAM的数据存取电路的结构示意图；图3是本专利技术SDRAM的数据存取系统的结构示意图；图4是本专利技术SDRAM的数据存取系统一个优选实施方式的结构示意图；图5是本专利技术SDRAM的数据存取系统在一个实施例中执行读/写SDRAM操作的流程示意图；图6是本专利技术SDRAM的数据存取系统在一个实施例中执行SDRAM读操作的信号时序图；图7是本专利技术SDRAM的数据存取系统在一个实施例中执行SDRAM写操作的信号时序图。具体实施方式请参阅图2，图2是本专利技术SDRAM的数据存取电路的结构示意图。所述SDRAM的数据存取电路包括：控制电路11、控制信号接口12和数据地址接口13，所述控制电路11与所述控制信号接口12连接，并通过所述控制信号接口12与SDRAM的控制接口连接；所述控制电路11与所述数据地址接口连接13，并通过所述数据地址接口13同时与SDRAM的地址接口和数据接口连接。请参阅图3，图3是本专利技术SDRAM的数据存取系统的结构示意图。所述SDRAM的数据存取系统包括SDRAM和所述SDRAM的数据存取电路，所述数据存取电路包括：控制电路11、控制信号接口12和数据地址接口13，所述控制电路11与所述控制信号接口12、所述数据地址接口13连接；所述SDRAM包括控制接口22，地址接口23和数据接口24；所述数据存取电路的控制信号接口12与所述SDRAM的控制接口22连接，所述数据地址接口13同时连接所述SDRAM的地址接口23和数据接口24。在所述数据存取电路中，所述控制信号接口12包括/CS、/RAS、/CAS、/WE…等。所述数据地址接口13的个数大于或者等于所述SDRAM的数据接口个数和地址接口个数本文档来自技高网...

【技术保护点】
一种SDRAM的数据存取电路，包括：控制电路和控制信号接口，所述控制电路与所述控制信号接口连接，并通过所述控制信号接口与SDRAM的控制接口连接；其特征在于，还包括数据地址接口，所述控制电路与所述数据地址接口连接，并通过所述数据地址接口同时与SDRAM的地址接口和数据接口连接。

【技术特征摘要】
1.一种SDRAM的数据存取电路，包括：控制电路和控制信号接口，所述控制电路与所述控制信号接口连接，并通过所述控制信号接口与SDRAM的控制接口连接；其特征在于，还包括数据地址接口，所述控制电路与所述数据地址接口连接，并通过所述数据地址接口同时与SDRAM的地址接口和数据接口连接；在执行SDRAM数据存取时，所述控制电路先通过所述数据地址接口发送地址信号至所述SDRAM，通过所述控制信号接口发送读/写命令至所述SDRAM，然后通过所述数据地址接口输出数据信号至所述SDRAM或者接收所述SDRAM输出的数据信号；进一步包括掩码信号产生电路和掩码信号接口，所述掩码信号产生电路连接所述掩码信号接口，并且通过所述掩码信号接口与SDRAM的掩码接口连接；执行写SDRAM操作时，所述控制电路通过所述控制信号接口输出激活命令，通过所述数据地址接口输出行地址信号；经过至少一个时钟后，所述控制电路通过所述控制信号接口输出写命令，通过所述数据地址接口输出列地址信号，同时，所述掩码信号产生电路通过所述掩码信号接口输出写数据无效的掩码信号；在所述写数据无效的掩码信号结束后，所述控制电路通过所述数据地址接口输出数据信号。2.如权利要求1所述的SDRAM的数据存取电路，其特征在于，执行读SDRAM操作时，所述控制电路通过所述控制信号接口输出激活命令，通过所述数据地址接口输出行地址信号；经过至少一个时钟后，所述控制电路通过所述控制信号接口输出读命令，通过所述数据地址接口输出列地址信号；然后通过所述数据地址接口接收数据信号。3.如权利要求1所述的SDRAM的数据存取电路，其特征在于，执行读SDRAM操作时，所述控制电路从所述SDRAM开始传输数据之后的至少第二个时钟开始接收数据信号；或者，所述控制电路从所述SDRAM开始传输数据之后的第一个时钟开始接收数据信号，并判断所述S...

【专利技术属性】
技术研发人员：张锦华，张启明，
申请(专利权)人：珠海市杰理科技有限公司，
类型：发明
国别省市：