在沉积工艺过程中减轻衬底损伤的方法技术

本发明专利技术公开了用于在晶片衬底沉积保护层的系统、方法和装置。在一个方面中，用配置成比第一等离子体辅助沉积工艺在晶片衬底中产生显著较少的损伤的工艺在晶片衬底的表面上沉积保护层。该保护层的厚度小于约100埃。使用所述第一等离子体辅助沉积工艺在该保护层上沉积阻挡层。

【技术实现步骤摘要】
【国外来华专利技术】 相关申请的交叉引用该申请在35U.S.C.§ 119 (e)下要求于2010年9月30号申请的美国临时专利申请N0.61/388，513，于2011年2月2日申请的美国临时专利申请N0.61/438，912，和于2011年9月15日申请的美国专利申请N0.13/234,020的权益，其通过引用并入本文。
技术介绍
在集成电路的制造中，金属线往往与电介质层接触。例如，可以形成电介质层中的沟槽，然后将金属沉积在沟槽中以形成金属线。使用具有低电阻率的铜以形成这些金属线可能是合乎期望的。但是，由于其在电介质层中的扩散性，铜不应该与电介质层直接接触。因此，可以在沉积铜之前在电介质层上沉积阻挡层 ，以使铜从电介质层分离。
技术实现思路
提供了用于形成阻挡层的方法、装置和系统。根据不同的实施方式，该方法包括在晶片衬底的表面上首先沉积保护层。然后可以使用等离子体辅助沉积工艺在所述保护层上沉积阻挡层。根据一种实施方式，一种方法，其包括使用配置成比第一等离子体辅助沉积工艺在晶片衬底中产生显著较少的损伤的工艺在晶片衬底的表面上沉积保护层。该保护层的厚度小于约100埃。使用所述第一等离子体辅助沉积工艺在该保护层上沉积阻挡层。根据另一种实施方式，一种装置，其包括处理室和控制器。该控制器包括用于执行包括以下操作的程序指令:(1)使用配置成比第一等离子体辅助沉积工艺在晶片衬底中产生显著较少的损伤的工艺在晶片衬底的表面上沉积保护层，以及(2)使用所述等离子体辅助沉积工艺在所述保护层上沉积阻挡层。该保护层的厚度小于约100埃。根据另一种实施方式，非暂时性计算机可读介质包括用于控制沉积装置的程序指令。该指令包括用于以下操作的指令:(1)使用配置成比第一等离子体辅助沉积工艺在晶片衬底产生显著较少的损伤的工艺在晶片衬底的表面上沉积保护层，以及(2)使用所述第一等离子体辅助沉积工艺在所述保护层上沉积阻挡层。所述保护层的厚度小于约100埃。在下面的附图和具体描述中阐述了本说明书中描述的主题的实施方式的这些方面和其它方面。附图说明图1示出了沉积阻挡层的方法的流程图的示例。图2示出了沉积阻挡层的方法的流程图的示例。图3不出了适用于原子层沉积(ALD)和离子诱导原子层沉积(iALD)工艺的系统的示意图的示例。具体实施方式在下面的具体描述中，阐述了多个特定的实施方式，以便提供所公开的实施方式的透彻理解。然而，显而易见，对本领域中的普通技术人员而言，所公开的实施方式可以不使用这些具体细节或者通过使用替代的元素或工艺进行实施。在其他情况下，不详细描述公知的工艺、程序和组件，以免不必要地使所公开的实施方式的各个方面不清楚。在本申请中，术语“半导体晶片”、“晶片”、“衬底”、“晶片衬底”和“部分制造的集成电路”可以互换使用。在本
的普通技术人员会理解，术语“部分制造的集成电路”可以指在集成电路制造的许多阶段中的任何阶段期间的硅晶片。下面的详细描述假设所公开的实施方式是在晶片上实施的。然而，所公开的实施方式并不局限于此。工件可以具有各种形状、尺寸和材料。除了半导体晶片外，可以利用所公开的实施方式的其他的工件还包括诸如印刷电路板之类各种物品。本文所描述的一些实施方式涉及用于在晶片衬底上的特征中沉积阻挡层的方法、装置和系统。所公开的方法特别适用于在晶片衬底上的特征中的电介质材料上沉积金属扩散阻挡层，如氮化钽(TaN)阻挡层。在所公开的方法的一些实施方式中，首先在电介质材料上沉积保护层。然后，使用离子诱导的原子层沉积(iALD)或等离子体增强化学气相沉积(PECVD)工艺沉积TaN。该保护层可保护电介质材料不受到由iALD或PECVD工艺可能造成的损坏。相对于其他沉积方法，iALD工艺具有产生较高密度和较低电阻率的TaN层的优点；TaN层的较高密度也会给出该层作为阻挡层的改进的性能的优点。另外，例如，用iALD工艺可以改变TaN层的表面的性质，以优化在TaN层沉积的后续层的粘附性。 Mit常用的金属阻挡层是氮化钽(TaN)。离子诱导的原子层沉积(iALD)是用于沉积TaN的一种工艺。iALD是等离子体辅助沉积工艺的示例。另一种等离子体辅助沉积工艺是等离子增强化学气相沉积(PECVD)。iALD工艺在美国专利N0.6，428，859,6, 416，822和7，871，678中得到描述，其全部内容通过引用并入本文。iALD工艺也在于2006年9月12 日申请的名称为 “METHOD OF REDUCING PLASMA STABILIAZATION TIME IN A CYCLICDEPOSITION PROCESS”的美国专利N0.11/520, 497中得到描述，其全部内容通过弓I用并入本文。与用其他方法制备的TaN层的密度相比，iALD工艺可产生具有更高的密度(例如，约13至14g/cm3)的TaN层，例如，热原子层沉积(ALD)通常产生具有约8至9g/cm3的密度的TaN层。iALD TaN层也可以具有比热ALD TaN层有更高的电导率和更低的电阻率。iALD工艺可能具有其他优势，包括提供非常保形的层，这些层的厚度的精确控制，改变层的组分的能力，以及改变层的表面以提高随后的层的粘附性的能力。在材料的沉积过程中iALD工艺使用等离子体，这会导致晶片衬底上的电介质材料或其他材料的损伤。例如，当通过iALD工艺沉积TaN时，可能需要前驱体的预开裂以减轻TaN的成核延缓。在预开裂步骤中，它通常是约10个循环，每个循环沉积约0.3埃的TaN。每个循环涉及等离子体处理，以及例如，其上沉积TaN的低k电介质，该低k电介质在这些循环中可能无法免受等离子体的损坏。由于电介质的损坏会降低其电性能，因此避免晶片衬底上的电介质层的这种损害是非常重要的。在后道的金属化的情况中，低k电介质的损伤会引起电容中的介电常数增加，这会导致增加的电阻-电容(RC)延迟。在前道的金属化的情况下，在金属/电介质界面的高k电介质的损伤会导致金属的功函数变化，从而可能导致晶体管的性能退化。述在所公开的实施方式中，使用第一等离子体辅助沉积工艺在晶片衬底上沉积保护层之后，在晶片衬底上沉积阻挡层。在一些实施方式中，使用iALD工艺在晶片衬底上在电介质上沉积保护层之后，沉积TaN层。该电介质可以是高_k或低-k电介质。例如，高-k电介质包括氧化锆、氧化铪、硅酸锆、和硅酸铪。低_k和超低-k电介质包括碳掺杂的氧化硅(SiOC)和低密度的SiOC基化合物。在iALD工艺中存在的离子的轰击会损伤这些电介质材料。所公开的实施方式的保护层可以用于在第一等离子体辅助沉积工艺过程中保护下伏的电介质免受损坏。图1显示了沉积阻挡层的方法的流程图的示例。方法200的框202中，在晶片衬底的表面上沉积保护层。可以使用许多不同的工艺沉积保护层。在一些实施方式中，沉积保护层的方法可比诸如iALD工艺或PECVD工艺之类等离子体辅助工艺对晶片衬底产生显著较少的损伤。沉积工艺可能在晶片衬底的特征中产生良好的台阶覆盖。例如，可以用热ALD工艺、热化学气相沉积(CVD)工艺、低功率PECVD工艺、远程等离子体PECVD工艺、或溅射工艺沉积保护层。在一些实施方式中，保护层可以用热ALD工艺沉积。热ALD工艺通常用两种不同的化学物或前驱体本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.09.30 US 61/388,513;2011.02.02 US 61/438,912;1.一种方法，其包括: (a)使用配置成比第一等离子体辅助沉积工艺在晶片衬底中产生显著较少的损伤的工艺在所述晶片衬底的表面上沉积保护层，其中，所述保护层的厚度小于约100埃；以及 (b)使用所述第一等离子体辅助沉积工艺在所述保护层上沉积阻挡层。2.根据权利要求1所述的方法，其中，所述保护层约一个单层厚。3.根据权利要求1所述的方法，其中，所述保护层的厚度是约3至30埃。4.根据权利要求1所述的方法，其中，所述第一等离子体辅助沉积工艺使用用大于约300瓦射频功率产 生的等离子体。5.根据权利要求1所述的方法，其中，所述保护层包括金属。6.根据权利要求1所述的方法，其中，所述保护层包括氮化钽。7.根据权利要求1所述的方法，其中，所述阻挡层包括氮化钽。8.根据权利要求1所述的方法，其中，操作(a)和(b)在相同的处理室中进行。9.根据权利要求1所述的方法，其中，操作(a)包括热原子层沉积工艺。10.根据权利要求1所述的方法，其中，操作(a)包括采用低功率等离子体的化学气相沉积工艺。11.根据权利要求1所述的方法，其中，操作(a)包括采用远程等离子体源的化学气相沉积工艺或采用远程等离子体源的原子层沉积工艺。12.根据权利要求1所述的方法，其中，其上沉积所述保护层...

【专利技术属性】
技术研发人员：吴晖荣，凯·宋，维克托·卢，朴凯金，游伟凡，
申请(专利权)人：诺发系统公司，
类型：
国别省市：