本发明专利技术提出了一种降低开尔文接触阻抗以及击穿电压的集成MOSFET器件及方法。MOSFET在芯片平面上，具有一个漏极，外延层覆盖在芯片平面上方。MOSFET还包括：一个开尔文接触本体以及一个嵌入的开尔文接触源极；一个延伸在外延层中的沟槽栅极；一个穿过开尔文接触源极以及至少部分开尔文接触本体延伸的下部接触沟槽，分别限定垂直源极-接触表面和垂直衬底-接触表面；一个在开尔文接触源极和沟槽栅极上方的带图案的电介质层；一个带图案的顶部金属层。一个平面台面结构形成在开尔文接触源极上方；MOSFET器件具有不高的衬底开尔文接触阻抗，并且由于存在平面台面结构，其源极开尔文接触阻抗比没有平面台面结构的MOSFET器件的更低；还形成了一个集成并联的肖特基二极管。
【技术实现步骤摘要】
本专利技术主要涉及半导体器件结构领域。更确切的说，本专利技术是关于制备一种带有特定器件性能参数的集成MOSFET器件的器件结构，及其有关的制备方法。
技术介绍
如今的半导体器件，例如金属氧化物半导体场效应晶体管(MOSFET)通常是特征尺寸很小的高密度器件。例如，现在所使用的一些MOSFET的壁对壁间距尺寸约为1-2微米。随着器件尺寸的减小，器件中随之缩小的接触电极以及栅极氧化物的厚度，都导致开尔文接触阻抗令人反感地大幅地增加，击穿电压却降低。这个问题在经常传导高电流以及需要高击穿电压的功率MOSFET器件中更加突出。
技术实现思路
本专利技术的目的是提供一种带有特定器件性能参数的集成MOSFET器件的器件结构，及其有关的制备方法，能够降低开尔文接触阻抗以及击穿电压。为了达到上述目的，本专利技术提供了一种降低开尔文接触阻抗以及击穿电压的集成MOSFET器件，该半导体器件在X-Y-Z笛卡尔坐标系中表示，X-Y平面平行于其主半导体芯片平面，其特征在于，所述的半导体器件包含: 一个漏极，平行于X-Y平面，外延层覆盖在漏极上方； 一个开尔文接触本体，设置在外延层中，开尔文接触源极嵌入在开尔文接触本体中； 一个栅极沟槽，平行于Z-轴，延伸到外延层中，栅极设置在栅极沟槽中； 一个下部接触沟槽，平行于Z-轴，延伸穿过开尔文接触源极和至少部分开尔文接触本体，分别限定裸露的垂直源极接触表面及其裸露的垂直本体接触表面； 一个位于开尔文接触源极和栅极沟槽上方的电介质材料层；以及 一个位于电介质材料层上方的金属层，其中这两个层形成图案，使得: 电介质材料层具有一个上部沟槽延伸物，位于下部接触沟槽上方；上部沟槽延伸物的X-Y剖面尺寸大于下部接触沟槽的X-Y剖面尺寸，从而限定平面台面结构平行于X-Y平面，并且位于一部分开尔文接触源极上方；金属层具有一个顶部金属平面，平行于X-Y平面，上部电极延伸物和下部电极部分相继向下延伸，分别穿过上部沟槽延伸物和下部接触沟槽；以及，所形成的MOSFET器件，其主器件电流在栅极的控制下，流经开尔文接触源极以及漏极之间，具有较低的本体开尔文接触阻抗，以及由于开尔文接触源极来自平面台面结构的附加的裸露顶部接触表面区，源极开尔文接触阻抗低于不带所述的平面台面结构的MOSFET器件；并且，下部电极部分和外延层构成一个与MOSFET器件并联的相应的肖特基二极管。上述的半导体器件，其中，所述的开尔文接触源极的重掺杂子区为一个源极接触植入物，位于下部电极部分附近，而开尔文接触源极的轻掺杂子区位于其一侧，远离下部电极部分。上述的半导体器件，其中，所述的开尔文接触本体的载流子类型与外延层的载流子类型相反，开尔文接触本体的重掺杂子区为衬底接触植入物，位于下部电极部分附近，而开尔文接触源极的轻掺杂子区位于其一侧，远离下部电极部分。上述的半导体器件，其中，所述的外延层还包含一个外延增强部分，其载流子类型与外延层相同，在下部电极部分下方植入，其中调节外延增强部分的几何形状以及掺杂浓度，使所述的肖特基二极管的击穿电压低于所述的MOSFET器件的击穿电压，从而避免在没有肖特基二极管的情况下，所述的MOSFET器件击穿发生可能的不必要的器件损坏。上述的半导体器件，其中，所述的半导体器件在外延增强部分的载流子浓度高于外延层。上述的半导体器件，其中，所述的下部接触沟槽平行于Z-轴，穿过开尔文接触源极和开尔文接触本体，延伸到外延层中。上述的半导体器件，其中，所述的外延层还包含一个降低漏电流植入物，其载流子类型与外延层相反，植入在外延增强部分下方，以降低半导体器件的漏电流IDSS。上述的半导体器件，其中，所述的半导体器件的壁对壁间距尺寸小于或等于1.4微米。上述的半导体器件，其中，所述的平面台面结构的宽度(沿X-Y平面)约为0.02微米至0.6微米之间。上述的半导体器件，其中，所述的外延层和外延增强部分为N-型。上述的半导体器件，其中，所述的半导体器件还包含一个栅极滑道沟槽，平行于Z-轴，延伸到外延层中，一个栅极滑道设置在栅极滑道沟槽中，一个下部栅极接触电极部分形成在栅极滑道顶部，一个开尔文接头位于栅极滑道中，以及下部栅极接触电极部分的一侧。本专利技术还提供了一种用于制备半导体器件的方法，在X-Y-Z笛卡尔坐标系中表示，X-Y平面平行于其主半导体芯片平面，其中，所述的方法包含: 步骤a，在覆盖着半导体衬底的外延层中，制备一个栅极沟槽，并且在其中设置栅极材料； 步骤b，在外延层中制备一个衬底区，在衬底区上方制备一个源极区，在栅极沟槽和源极区上方，制备一个电介质区； 步骤C，打通上部沟槽延伸物，其垂直侧壁通过宽度UTXW限定，穿过电介质区，并且相继植入，穿过上部沟槽延伸物，上部重掺杂的嵌入源极植入岛以及下部重掺杂的嵌入衬底植入岛，带有: 嵌入源极植入岛嵌入在源极区中，至少水平触及上部沟槽延伸物的侧壁； 嵌入衬底植入岛嵌入在衬底区中，至少水平触及上部沟槽延伸物的侧壁； 步骤d，制备一个厚度为ISLT的中间垫片层，覆盖电介质区中的顶部和上部沟槽延伸物； 步骤e，穿过中间垫片层的底部，各向异性地打通源极区和至少部分衬底区，而水平方向上受中间垫片层的限制，下部接触沟槽(LCT)的宽度LCTW=UTXW-2 X ISLT,从而同时形成开尔文接触源极电极以及开尔文接触本体电极，位于下部接触沟槽的侧壁上； 步骤f，除去中间垫片层，从而暴露出开尔文接触源极附加的裸露顶部接触表面区，相应地降低源极开尔文接触阻抗；以及 步骤g，制备一个金属层，填充下部接触沟槽、上部沟槽延伸物，并且覆盖电介质区，从而由金属层的下部电极部分以及外延层，制成MOSFET的半导体器件以及并联肖特基二极管。上述的方法，其中，所述的植入上部重掺杂的嵌入源极植入岛包含使源极掺杂物的相应的植入束倾斜的平面角，相当于从Z-轴倾斜7度至15度之间，以确保嵌入源极植入岛水平延伸到上部沟槽延伸物的侧壁上方。上述的方法，其中，所述的制备中间垫片层包含:步骤dl，放置一个下部垫片子层，覆盖电介质区的顶部和上部沟槽延伸物；以及步骤d2，放置一个上部垫片子层，覆盖下部垫片子层，使下部垫片子层和上部垫片子层的总厚度等于ISLT。上述的方法，其中，所述的下部垫片子层由氮化硅制成，厚度约为0.01微米至0.1微米之间；以及上部垫片子层由氧化硅制成，厚度约为0.01微米至0.5微米之间。上述的方法，其中，所述的各向异性地打通包含: 步骤el，各向异性地浸溃刻蚀，除去上部垫片子层所有的水平部分，完整地保留上部沟槽延伸物中的侧壁；以及步骤e2，各向异性地浸溃刻蚀，水平方向上受中间垫片层侧壁的限制，穿过中间垫片层底部的下部垫片子层、源极区以及至少部分衬底区，从而打通所述的下部接触沟槽。上述的方法，其中，所述的方法在步骤e和f之间还包含:步骤e3，在外延层中以及下部接触沟槽下方，植入一个外延增强部分，其载流子类型与外延层相同，使所述的肖特基二极管的击穿电压低于所述的MOSFET器件的击穿电压，从而避免在没有肖特基二极管的情况下，MOSFET器件击穿发生可能的不必要的器件损坏。上述的方法，其中，所述的方法还包含:步骤e4，在外延层中以及外延增强部分下方，植入一个漏电流降低植入物，其载流子类型与外延本文档来自技高网...
【技术保护点】
一种半导体器件，在X?Y?Z笛卡尔坐标系中表示，X?Y平面平行于其主半导体芯片平面，其特征在于，所述的半导体器件包含：一个漏极，平行于X?Y平面，外延层覆盖在漏极上方；一个开尔文接触本体，设置在外延层中，开尔文接触源极嵌入在开尔文接触本体中；一个栅极沟槽，平行于Z?轴，延伸到外延层中，栅极设置在栅极??沟槽中；一个下部接触沟槽，平行于Z?轴，延伸穿过开尔文接触源极和至少部分开尔文接触本体，分别限定裸露的垂直源极接触表面及其裸露的垂直本体接触表面；一个位于开尔文接触源极和栅极沟槽上方的电介质材料层；以及一个位于电介质材料层上方的金属层，其中这两个层形成图案，?使得：（1）.电介质材料层具有一个上部沟槽延伸物，位于下部接触沟槽上方；（2）.上部沟槽延伸物的X?Y剖面尺寸大于下部接触沟槽的X?Y剖面尺寸，从而限定平面台面结构平行于X?Y平面，并且位于一部分开尔文接触源极上方；（3）.金属层具有一个顶部金属平面，平行于X?Y平面，上部电极延伸物和下部电极部分相继向下延伸，分别穿过上部沟槽延伸物和下部接触沟槽；以及（4）.所形成的MOSFET器件，其主器件电流在栅极的控制下，流经开尔文接触源极以及漏极之间，具有较低的本体开尔文接触阻抗，以及由于开尔文接触源极来自平面台面结构的附加的裸露顶部接触表面区，源极开尔文接触阻抗低于不带所述的平面台面结构的MOSFET器件；并且（5）.下部电极部分和外延层构成一个与MOSFET器件并联的相应的肖特基二极管。...
【技术特征摘要】
...
【专利技术属性】
技术研发人员：潘继，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：
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