记忆元件及其制造方法技术

本发明专利技术是有关于一种记忆元件及其制造方法。该记忆元件包括穿隧介电层、栅极、至少一电荷储存层、二掺杂区以及字元线。穿隧介电层位于基底上。栅极位于穿隧介电层上。电荷储存层位于栅极与穿隧介电层之间。掺杂区位于栅极两侧的基底中。字元线位于栅极上，与栅极电性连接，且字元线的厚度大于栅极的厚度。本发明专利技术还提供了一种记忆元件的制造方法用于制造上述的记忆体元件。本发明专利技术的记忆元件的制造方法可以通过简单的工艺来避免条状导体层在蚀刻的过程中发生阶梯残留所造成的短路问题。而本发明专利技术所制造的记忆元件可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，得到较佳的第二位元，减少编程干扰的行为，并且可以减少短通道效应。

【技术实现步骤摘要】

本专利技术涉及一种集成电路及其制造方法，特别是涉及一种。
技术介绍
记忆体是用来储存资讯或资料的半导体元件。随着电脑微处理器的功能愈来愈强，软件执行的程式与操作也随之增加。因此，对于高容量记忆体的需求也逐渐增加。在各种记忆体产品中，非挥发性记忆体允许多次的资料编程、读取及抹除操作，甚至在记忆体的电源中断后还能保存储存于其中的资料。由于这些优点，非挥发性记忆体已成为个人电脑与电子设备中广泛使用的记忆体。熟知的应用电荷储存结构(charge storage structure)的电可编程及抹除(electrically programmable and erasable)非挥发性记忆体技术,如电子可抹除可编程只读记忆体(EEPROM)及快闪记忆体(flash记忆体)，已使用于各种现代化应用中。快闪记忆体设计成具有记忆胞阵列的形式，其可以独立地编程与读取。一般的快闪记忆体记忆胞将电荷储存于浮置栅。另一种快闪记忆体是使用非导体材料组成电荷捕捉结构(charge-trappingstructure),例如氮化娃，以取代浮置栅的导体材料。当电荷捕捉记忆胞被编程时，电荷被捕捉且不会移动穿过非导体的电荷捕捉结构。在不持续供应电源时，电荷会一直保持在电荷捕捉层中，维持其资料状态，直到记忆胞被抹除。电荷捕捉记忆胞可以被操做成为二端记忆胞(two-sidedcell)。也就是说，由于电荷不会移动穿过非导体电荷捕捉层，因此电荷可位于不同的电荷捕捉处。换言之，电荷捕捉结构型的快闪记忆体元件中，在每一个记忆胞中可以储存一个位元以上的资讯。任一记忆胞可被编程，而在电荷捕捉结构中储存二个完全分离的位元(以电荷分别集中靠近源极区与漏极区的方式)。记忆胞的编程可利用通道热电子注入，其在通道区产生热电子。热电子获得能量而被捕捉至电荷捕捉结构中。将源极端与漏极端施加的偏压互换，可将电荷捕捉至电荷捕捉结构的任一部分(近源极区、近漏极区或二者)。通常，具有电荷捕捉结构的记忆胞可储存四种不同的位元组合(00、01、10与11)，每一种有对应的启始电压。在读取操作期间，流过记忆胞的电流因记忆胞的启始电压而不同。通常，此电流可具有四个不同的值，其中每一个对应于不同的启始电压。因此，藉由检测此电流，可以判定储存于记忆胞中的位元组合。全部有效的电荷范围或启始电压范围可以归类为记忆体操作裕度(memoryoperation window)。换言之,记忆体操作裕度藉由编程位准(level)与抹除位准之间的差异来定义。由于记忆胞操作需要各种状态之间的良好位准分离，因此需要大的记忆体操作裕度。然而，二位元记忆胞的效能通常随着所谓「第二位元效应」而降低。在第二位元效应下，在电荷捕捉结构中定域化的电荷彼此互相影响。例如，在反向读取期间，施加读取偏压至漏极端且检测到储存在靠近源极区的电荷(即第一位元)。然而，之后靠近漏极区的位元(即第二位元)产生读取靠近源极区的第一位元的电位障。此能障可藉由施加适当的偏压来克服，使用漏极感应能障降低(DIBL)效应来抑制靠近漏极区的第二位元的效应，且允许检测第一位元的储存状态。然而，当靠近漏极区的第二位元被编程至高启始电压状态且靠近源极区的第一位元在未编程状态时，第二位元实质上提高了能障。因此，随着关于第二位元的启始电压增加，第一位元的读取偏压已不足够克服第二位元产生的电位障。因此，由于第二位元的启始电压增加，第一位元的启始电压提高，因而降低了记忆体操作裕度。第二位元效应减少了二位元记忆体的操作裕度。因此，亟需一种可以抑制记忆体元件中的第二位元效应的方法与元件。另一方面，目前已知的一种非挥发性记忆体，其形成方法是先形成全面性覆盖的导体层，之后进行微影与第一次蚀刻工艺，以形成与埋入式掺杂区平行的条状导体层，再在其间基底中形成位元线，然后在其间填入介电层。字元线形成后进行第二次蚀刻工艺，移除未被字元线覆盖的条状导体层，留在字元线下的导体层即为栅极。然而，请参阅图12及图13所示，图12是现有习知的一种半导体元件在进行蚀刻的过程中，导体层发生阶梯残留(stringer)的俯视图。图13是图12的半导体元件沿剖面线1-1剖面的示意图。由于各条状导体层通常具有上窄下宽的形状以便介电层填入其间，所以在进行条状导体层的蚀刻工艺时，位元线100上方的介电层150侧壁上的导体层不易去除，而发生阶梯残留(stringer) 200，导致相邻的两条字元线300其下方的栅极通过此阶梯残留200而发生短路。由此可见，上述现有的在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
技术实现思路
本专利技术的目的在于，克服现有的记忆元件存在的缺陷，而提供一种新的记忆元件，所要解决的技术问题是使其可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，减少第二位元效应，减少编程干扰的行为，并且可以减少短通道效应，非常适于实用。本专利技术的另一目的在于，克服现有的记忆元件的制造方法存在的缺陷，而提供一种新的记忆元件的制造方法，所要解决的技术问题是使其可以避免导体层在蚀刻过程中发生阶梯残留(stringer)所造成的短路问题，从而更加适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种记忆元件，其包括穿隧介电层、栅极、至少一电荷储存层、二掺杂区以及字元线。穿隧介电层位于基底上。栅极位于穿隧介电层上。电荷储存层位于栅极与穿隧介电层之间。掺杂区位于栅极两侧的基底中。字元线位于栅极上而与之电性连接，且其厚度大于栅极的厚度。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆元件，其中所述的字元线的厚度与栅极厚度的比值为5/1至10/1。前述的记忆元件，其中所述的栅极的厚度为100埃至300埃。前述的记忆元件，还包括栅介电层位于该栅极与该基底之间，且在该栅介电层两侦U、该栅极下方及该基底上方各具有一空隙，该电荷储存层位于此间隙中。本专利技术的目的及解决其技术问题还采用以下技术方案来实现。依据本专利技术提出的一种记忆元件的制造方法，包括在基底上形成栅介电层，并在栅介电层上形成导体层。栅介电层两侧、该导体层下方以及该基底上方形成凹槽。之后，形成衬材料层，覆盖基底的表面、栅介电层的侧壁、导体层的底部、侧壁以及上表面。衬材料层未填满该凹槽，而在导体层的下方形成空隙。其后，在衬材料层的表面上以及空隙之中分别形成电荷储存材料层。接着，进行转化工艺，使空隙外的电荷储存材料层转变为间隙壁材料层，留在空隙之中的各电荷储存材料层做为电荷储存层，其凸出于导体层的侧壁。之后，移除导体层上方以及基底上的间隙壁材料层以及衬材料层，以在导体层的侧壁形成间隙壁与衬层。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆元件的制造方法，其中所述的转化工艺包括热氧化工艺。前述的记忆元件的制造方法，其中移除上述栅极上方以及基底上的间隙壁材料层以及衬材料层的法包括非等向本文档来自技高网...

【技术保护点】
一种记忆元件，其特征在于其包括：一穿隧介电层，位于一基底上；一栅极，位于该穿隧介电层上；至少一电荷储存层，位于该栅极与该穿隧介电层之间；二掺杂区，位于该栅极两侧的该基底中；以及一字元线，位于该栅极上，与该栅极电性连接，且该字元线的厚度大于该栅极的厚度。

【技术特征摘要】

【专利技术属性】
技术研发人员：颜士贵，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：