非易失性存储装置、存储系统和控制器操作方法制造方法及图纸

本发明专利技术公开了非易失性存储装置、存储系统和控制器操作方法。其中，存储系统的操作方法从非易失性存储装置向控制器提供了指示空闲状态或忙碌状态的就绪/忙碌信号。控制器产生下一条指令，但响应于就绪/忙碌信号和非易失性存储装置的多个平面中的目标平面的空闲或忙碌状态而将下一条指令传送给非易失性存储装置。

【技术实现步骤摘要】

本专利技术构思涉及半导体存储装置，更具体地，涉及非易失性存储装置、控制非易失性存储装置的控制器和对这种控制器进行操作的方法。
技术介绍
半导体存储装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)之类的半导体制造的存储装置。半导体存储装置分为易失性存储装置和非易失性存储装置。易失性存储装置在断电时会丢失所存储的内容。易失性存储装置包括静态RAM(SRAM)、动态RAM (DRAM)、同步DRAM (SDRAM)等。非易失性存储装置即使在断电时也可以保留所存储的内容。非易失性存储装置包括只读存储器(ROM)、可编程ROM (PR0M)、电可编程ROM (EPR0M)、电可擦除及可编程ROM (EEPR0M)、闪存装置、相变RAM (PRAM)、磁性RAM(MRAM)、电阻式RAM (RRAM)、铁电RAM (FRAM)等。闪存装置粗略地分为NOR型和NAND型。
技术实现思路
在一个实施例中，本专利技术构思针对这样一种非易失性存储装置，其包括:第一平面，其配置为响应于从控制器接收的第一指令而执行针对第一存储单元阵列的第一操作；第二平面，其配置为响应于从所述控制器接收的第二指令而执行针对第二存储单元阵列的第二操作，所述第二存储单元阵列在物理上与所述第一存储单元阵列分开；以及数据输入/输出(I/o)电路，其响应于读取指令，经由公用数据总线将从所述第一存储单元阵列和所述第二存储单元阵列中的至少一个获取的读取数据传送给所述控制器；响应于编程指令，经由所述公用数据总线将从所述控制器接收的编程数据传送给所述第一存储单元阵列和所述第二存储单元阵列中的至少一个；并且提供指示空闲状态和忙碌状态之一的就绪/忙碌信号，其中所述就绪/忙碌信号的状态判定是否执行所述第一指令和所述第二指令。在另一个实施例中，本专利技术构思针对这样一种控制器的操作方法，所述控制器控制包括多个平面的非易失性存储装置，相对于所述多个平面中的其它平面，每个平面被分别并独立地配置为执行操作，所述操作方法包括:产生针对所述多个平面中的目标平面的下一条指令；执行状态读取操作以判定所述目标平面是处于空闲状态还是处于忙碌状态；如果所述目标平面处于空闲状态，则将所述下一条指令传送给所述非易失性存储装置以执行，如果所述目标平面处于忙碌状态，则为所述下一条指令判定优先级。在另一个实施例中，本专利技术构思针对这样一种存储系统的操作方法，所述存储系统包括控制器和非易失性存储装置，所述非易失性存储装置包括相对于彼此被分别并独立地配置以执行操作的第一平面和第二平面，所述操作方法包括:从所述非易失性存储装置提供指示所述非易失性装置的空闲状态和忙碌状态之一的就绪/忙碌信号；在所述控制器中，产生指示针对所述第一平面的第一操作的下一条指令；然后，如果所述就绪/忙碌信号指示空闲状态，则执行状态读取操作以判定所述第一平面是否处于空闲状态，如果所述第一平面是处于空闲状态，则立即将所述下一条指令传送给所述非易失性存储装置，否则等待将所述下一条指令传送给所述非易失性存储装置。在另一个实施例中，本专利技术构思针对这样一种存储系统，其包括:控制器和由所述控制器控制其操作的非易失性存储装置，其中所述非易失性存储装置包括:第一平面，其配置为响应于从所述控制器接收的第一指令而执行针对第一存储单元阵列的第一操作；第二平面，其配置为响应于从所述控制器接收的第二指令而执行针对第二存储单元阵列的第二操作，所述第二存储单元阵列在物理上与所述第一存储单元阵列分开；以及数据输入/输出(I/O)电路，其响应于读取指令，经由公用数据总线将从所述第一存储单元阵列和所述第二存储单元阵列中的至少一个获取的读取数据传送给所述控制器；响应于编程指令，经由所述公用数据总线将从所述控制器接收的编程数据传送给所述第一存储单元阵列和所述第二存储单元阵列中的至少一个；并且提供指示空闲状态和忙碌状态之一的就绪/忙碌信号，其中所述就绪/忙碌信号的状态判定是否执行所述第一指令和所述第二指令。附图说明通过以下参考附图进行的说明，上述和其它的目的和特征将会变得清楚，其中，图1是示意性地示出了根据本专利技术构思的一个实施例的非易失性存储装置的框图。图2是描述了在第一平面的存储单元阵列和第二平面的存储单元阵列处执行编程、读取或擦除的示例的示图。图3是描述了根据本专利技术构思的一个实施例的图1中的非易失性存储装置的操作的时序图。图4A至图4C是示出了从图1的数据I/O电路输出的就绪/忙碌信号R/nB的示例的表。图5是描述了在第一平面的存储单元阵列处执行的编程、读取或擦除操作的示图。图6是描述了根据本专利技术构思的另一个实施例的图1中的非易失性存储装置的操作的时序图。图7是示意性地示出了根据本专利技术构思的一个实施例的图1中的第一平面的读写电路的框图。图8是示意性地示出了根据本专利技术构思的一个实施例的存储系统的框图。图9是概括了根据本专利技术构思的一个实施例的图8中的控制器的操作方法的流程图。图10是概括了根据本专利技术构思的另一个实施例的图8中的控制器的操作方法的流程图。图11是示意性地示出了根据本专利技术构思的另一个实施例的非易失性存储装置的框图。图12是示出了根据第一平面和第二平面的状态的就绪/忙碌信号的表。图13是示意性地示出了根据本专利技术构思的又一个实施例的非易失性存储装置的框图。图14是概括了与根据本专利技术构思的又一个实施例的图13中的非易失性存储装置进行通信的控制器的操作方法的流程图。图15是示出了图8中的存储系统的应用的框图。图16是示出了根据本发名构思的一个实施例的存储卡的示图。图17是示出了根据本发名构思的一个实施例的固态驱动器的示图。图18是示出了根据本发名构思的一个实施例的计算系统的框图。具体实施例方式现在将参考附图对本专利技术构思的特定实施例以另外的细节进行说明。然而，本专利技术构思可以按照许多不同的形式具体实施，而不应被理解为仅限于所示出的实施例。相反，提供这些实施例是为了使得本公开是充分和完整的，并将向本领域普通技术人员全面传达本专利技术构思的范围。在整个书面说明和附图中，使用相同的参考编号和标号来表示相同或类似的元件。要理解的是，尽管这里可能使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应由这些术语限制。这些术语只是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分进行区分。因此， 在不背离本专利技术构思的教导的情况下，下面所讨论的第一元件、组件、区域、层或部分也能够被称为第二元件、组件、区域、层或部分。这里所使用的用语仅以说明具体的实施例为目的，而并非意在限制本专利技术构思。除非上下文明确另有指出，否则在此使用的单数形式“一”、“一个”和“该”也包括复数形式。还要理解的是，当在本说明中使用的术语“包括”和/或“包括……的”时，指定了存在所陈述的特征、整数、步骤、操作、元件和/或组件，但是并未排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组。在此使用的术语“和/或”包括一个或多个相关列出项的任何及全部组合。要理解的是，当一个元件或层被称作“连接到”、“耦接到”另一个元件或层或者“在另一个元件或层之上”、“与另一个元件或层邻近”时，能够将所述一个元本文档来自技高网...

【技术保护点】
一种非易失性存储装置，其包括：第一平面，其配置为响应于从控制器接收的第一指令而执行针对第一存储单元阵列的第一操作；第二平面，其配置为响应于从所述控制器接收的第二指令而执行针对第二存储单元阵列的第二操作，所述第二存储单元阵列在物理上与所述第一存储单元阵列分开；以及数据输入/输出电路，其响应于读取指令，经由公用数据总线将从所述第一存储单元阵列和所述第二存储单元阵列中的至少一个获取的读取数据传送给所述控制器；响应于编程指令，经由所述公用数据总线将从所述控制器接收的编程数据传送给所述第一存储单元阵列和所述第二存储单元阵列中的至少一个；并且提供指示空闲状态和忙碌状态之一的就绪/忙碌信号，其中所述就绪/忙碌信号的状态判定是否执行所述第一指令和所述第二指令。

【技术特征摘要】
2011.11.21 KR 10-2011-01217191.一种非易失性存储装置，其包括: 第一平面，其配置为响应于从控制器接收的第一指令而执行针对第一存储单元阵列的第一操作； 第二平面，其配置为响应于从所述控制器接收的第二指令而执行针对第二存储单元阵列的第二操作，所述第二存储单元阵列在物理上与所述第一存储单元阵列分开；以及 数据输入/输出电路，其响应于读取指令，经由公用数据总线将从所述第一存储单元阵列和所述第二存储单元阵列中的至少一个获取的读取数据传送给所述控制器；响应于编程指令，经由所述公用数据总线将从所述控制器接收的编程数据传送给所述第一存储单元阵列和所述第二存储单元阵列中的至少一个；并且提供指示空闲状态和忙碌状态之一的就绪/忙碌信号， 其中所述就绪/忙碌信号的状态判定是否执行所述第一指令和所述第二指令。2.根据权利要求1所述的非易失性存储装置，其中所述就绪/忙碌信号除在所述第一指令和所述第二指令都在被并行地执行时以外指示空闲状态。3.根据权利要求1所述的非易失性存储装置，其中所述就绪/忙碌信号除在所述第一指令和所述第二指令都不在被执行时以外指示忙碌状态。4.根据权利要求1所述的非易失性存储装置，其中所述就绪/忙碌信号除在所述第一指令和所述第二指令在被并行地执行时以外指示空闲状态。5.根据权利要求1所述的非易失性存储装置，其中所述就绪/忙碌信号只有在所述第一指令和所述第二指令都不在被执行时指示空闲状态，并且只有在所述第一指令和所述第二指令都在被并行地执行时指示忙碌状态。6.根据权利要求3所述的非易 失性存储装置，其中所述就绪/忙碌信号在只有所述第一指令在被执行时还指示第一波形，并且在只有所述第二指令在被执行时还指示第二波形。7.根据权利要求1所述的非易失性存储装置，其中所述第一平面包括: 所述第一存储单元阵列，其包括多个非易失性存储单元； 第一地址解码器，其对从所述控制器与所述第一指令一起接收的第一地址进行解码以生成经由多条字线施加于所述第一存储单元阵列的多个非易失性存储单元的字线信号； 第一读写电路，其经由所述公用数据总线与所述数据输入/输出电路连接，并经由多条位线与所述第一存储单元阵列的多个非易失性存储单元连接；以及 第一控制逻辑，其控制所述第一地址解码器和所述第一读写电路以对所述第一指令进行解码并执行所述第一操作，并且所述第二平面包括: 所述第二存储单元阵列，其包括多个非易失性存储单元； 第二地址解码器，其对从所述控制器与所述第二指令一起接收的第二地址进行解码以生成经由多条字线施加于所述第二存储单元阵列的多个非易失性存储单元的字线信号； 第二读写电路，其经由所述公用数据总线与所述数据输入/输出电路连接，并经由多条位线与所述第二存储单元阵列的多个非易失性存储单元连接；以及 第二控制逻辑，其控制所述第二地址解码器和所述第二读写电路以对所述第二指令进行解码并执行所述第二操作。8.根据权利要求7所述的非易失性存储装置，其中所述第一平面和所述第二平面具有相同的结构和配置。9.根据权利要求8所述的非易失性存储装置，其中所述第一控制逻辑和所述第二控制逻辑都经由与所述公用数据总线分开的公用控制总线接收所述第一指令和所述第二指令。10.根据权利要求9所述的非易失性存储装置，其中所述第一地址解码器和所述第二地址解码器都经由与所述公用数据总线分开的公用地址总线接收所述第一地址和所述第二地址。11.根据权利要求8所述的非易失性存储装置，其中所述第一读写电路包括: 多个主锁存器，其配置为存储与所述...

【专利技术属性】
技术研发人员：金栒永，金世振，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：