半导体存储器件及其制造方法技术

根据本发明专利技术实施例的一种半导体存储器件包括：隧道绝缘层，所述隧道绝缘层形成在半导体衬底之上；浮栅，所述浮栅形成在隧道绝缘层之上；电介质层，所述电介质层形成在浮栅之上；以及控制栅，所述控制栅包括形成在电介质层之上的第三硅层、形成在第三硅层之上的第四硅层、以及形成在第四硅层之上的导电层，其中，第四硅层具有比第三硅层更大的宽度。

【技术实现步骤摘要】
半导体存储器件及其制造方法相关申请的交叉引用本申请要求2011年10月24日提交的申请号为10-2011-0108893的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的实施例涉及一种半导体存储器件及其制造方法，更具体而言，涉及一种包括控制栅的半导体存储器件及其制造方法。
技术介绍
为了实现NAND快闪存储器件的更高集成度，字线之间的间隙变得更窄。字线之间更窄的间隙可能导致字线之间的干扰并使操作特性恶化，以下将详细地进行描述。图1是现有的存储器件的截面图，用以说明干扰现象。参见图1，在半导体衬底中形成有P阱。在P阱中形成有包括源极/漏极S/D和单元栅（或字线）的NAND快闪存储器的单元。单元栅（或字线）的每个具有顺序层叠的隧道绝缘层Tox、浮栅FG、电介质层IPD以及控制删CG。随着集成度增加，字线之间的距离减小。在编程操作期间，将编程电压Vpgm施加到字线之中的选中字线（即，单元栅的控制栅），同时将编程通过电压Vpass施加到未选中字线。这里，由于字线之间的距离减小，所以在编程操作期间可能会在与选中字线相邻的未选中浮栅FG2中产生干扰。更具体地，由于在选中字线的控制栅CG1与相邻于选中字线的未选中字线的浮栅FG2之间形成有绝缘层（未示出），所以由控制栅CG1、电介质层IPD以及浮栅FG2形成寄生电容器Cp1和Cp2。此时，在将编程电压Vpgm施加到选中字线的控制栅CG1时，因为由寄生电容器Cp1所导致的电容性耦合的缘故，高电场可能会施加到相邻字线的浮栅FG2，由此可能产生干扰。更具体地，高电场可能导致被捕获在浮栅FG2中的电子穿过隧道绝缘层Tox并发射到衬底（具体地，P阱）。因此，包括浮栅FG2的存储器单元的阈值电压可能减小。当已经被编程的存储器单元的阈值电压由于干扰而减小时，储存在存储器单元中的数据可能发生变化。
技术实现思路
本专利技术的实施例涉及一种能够在编程操作期间将选中的存储器单元与相邻的存储器单元之间的干扰最小化的半导体存储器件。根据本专利技术的一个实施例的半导体存储器件包括：隧道绝缘层，所述隧道绝缘层形成在半导体衬底之上；浮栅，所述浮栅形成在隧道绝缘层之上；电介质层，所述电介质层形成在浮栅之上；以及控制栅，所述控制栅包括形成在电介质层之上的第三硅层、形成在第三硅层之上的第四硅层、以及形成在第四硅层之上的导电层，其中，第四硅层具有比第三硅层更大的宽度。根据本专利技术的另一个实施例的半导体存储器件包括：隧道绝缘层，所述隧道绝缘层形成在半导体衬底之上；浮栅，所述浮栅包括形成在隧道绝缘层之上的第一硅层和形成在第一硅层之上的第二硅层，其中，第二硅层具有比第一硅层更小的宽度；电介质层，所述电介质层形成在浮栅之上；以及控制栅，所述控制栅包括形成在电介质层之上的第三硅层、形成在第三硅层之上的第四硅层、以及形成在第四硅层之上的导电层，其中，第四硅层具有比第三硅层更大的宽度。根据本专利技术的一个实施例的制造半导体存储器件的方法包括以下步骤：在半导体衬底之上形成隧道绝缘层和浮栅硅层；通过刻蚀浮栅硅层、隧道绝缘层以及半导体衬底而在隔离区中形成沟槽；在形成有沟槽的隔离区中形成隔离层；在隔离层和浮栅硅层之上顺序地形成电介质层、第一硅层、第二硅层以及导电层；通过刻蚀导电层和第二硅层以及刻蚀第一硅层和电介质层来形成控制栅，其中，将第一硅层和电介质层刻蚀成具有比第二硅层的宽度更小的宽度；以及通过刻蚀浮栅硅层来形成浮栅。根据本专利技术的一个实施例的半导体存储器件包括：多个非易失性单位单元，每个非易失性单位单元包括浮栅、控制栅、以及在浮栅和控制栅之间的电介质层，其中，电介质层具有与浮栅和控制栅不同的宽度，同时浮栅和控制栅具有大体相同的宽度。附图说明图1是现有的半导体存储器件的截面图，用以说明干扰现象；图2是根据本专利技术的一个实施例的半导体存储器件的截面图；以及图3A至图3F是说明根据本专利技术的一个实施例的制造半导体存储器件的方法的截面图。具体实施方式在下文中，将参照附图来详细地描述本公开的各种实施例。提供附图使得本领域技术人员能够根据本专利技术的示例性实施例来实施并利用本专利技术。图2是根据本专利技术的一个实施例的半导体存储器件的截面图。参见图2，在半导体衬底中形成有P阱，并且在P阱中形成有包括源极/漏极S/D和单元栅319的NAND快闪存储器的单元。单元栅319的每个具有顺序层叠的隧道绝缘层305、浮栅FG、电介质层311以及控制栅CG。控制栅CG包括形成在电介质层311上的第一硅层313a、形成在第一硅层313a上的第二硅层313b、以及形成在第二硅层313b上的导电层315。第二硅层313b具有比第一硅层313a的宽度更大的宽度。电介质层311的宽度W1比控制栅CG中包括的第二硅层313b的宽度W2更小。另外，电介质层311的宽度W1对应于第一硅层313a与电介质层311相接触的下表面的宽度W1。第一硅层313a和第二硅层313b包括杂质。在制造工艺期间，为了形成宽度比第二硅层313b更小的第一硅层313a，可以用杂质将第一硅层313a和第二硅层313b掺杂，使得第一硅层313a中包括的杂质可以具有比第二硅层313b中包括的杂质更高的杂质浓度。可以用P型杂质将第一硅层313a和第二硅层313b掺杂。具体地，第一硅层313a和第二硅层313b可以由掺入诸如硼的P型杂质的多晶硅形成。在刻蚀工艺期间由于第一硅层313a和第二硅层313b的杂质浓度不同，第一硅层313a和第二硅层313b的刻蚀速率可以变得不同。结果，第一硅层313a的侧壁的倾斜角度可以变得比第二硅层313b的倾斜角度更小。浮栅FG具有上宽度以及比上宽度更大的下宽度。例如，浮栅FG可以包括第三硅层307a和第四硅层307b。这里，形成在第三硅层307a之上的第四硅层307b具有比第三硅层307a的宽度更小的宽度。第三硅层307a和第四硅层307b也包括杂质。在制造工艺期间，为了形成宽度比第三硅层307a更小的第四硅层307b，可以用杂质将第三硅层307a和第四硅层307b掺杂，使得第四硅层307b中包括的杂质可以具有比第三硅层307a中包括的杂质更高的杂质浓度。这里，可以用诸如硼的P型杂质将第三硅层307a和第四硅层307b掺杂。具体地，第三硅层307a和第四硅层307b的每个可以包括含有P型杂质的硅层。具体地，第三硅层307a可以包括非晶硅层。第四硅层307b可以包括多晶硅层。在刻蚀工艺期间由于第三硅层307a和第四硅层307b的杂质浓度不同，第三硅层307a和第四硅层307b的刻蚀速率可以变得不同。结果，第四硅层307b的侧壁的倾斜角度可以变得比第三硅层307a的倾斜角度更小。如上所述，由于控制栅CG的两个下角部和浮栅FG的两个上角部以小的倾斜角度“A”被圆化，所以可以增大字线（即，多个字线之中的选中的一个）的控制栅CG1与相邻字线（即，与选中字线相邻的未选中字线）的浮栅FG2之间的距离。结果，可以减小可能分别形成在控制栅CG1与浮栅FG2之间的寄生电容器Cp3和Cp4的寄生电容。在编程操作期间，当将编程电压Vpgm施加到选中字线的控制栅CG1并且将编程通过电压Vpass施加到相邻于选中字线的未选中字线的控制栅CG2时，施加到相邻浮栅FG2的电场可以由于编程电压Vpgm本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：隧道绝缘层，所述隧道绝缘层形成在半导体衬底之上；浮栅，所述浮栅形成在所述隧道绝缘层之上；电介质层，所述电介质层形成在所述浮栅之上；以及控制栅，所述控制栅包括形成在所述电介质层之上的第三硅层、形成在所述第三硅层之上的第四硅层、以及形成在所述第四硅层之上的导电层，其中，所述第四硅层具有比所述第三硅层更大的宽度。

【技术特征摘要】
2011.10.24 KR 10-2011-01088931.一种半导体存储器件，包括：隧道绝缘层，所述隧道绝缘层形成在半导体衬底之上；浮栅，所述浮栅形成在所述隧道绝缘层之上；电介质层，所述电介质层形成在所述浮栅之上；以及控制栅，所述控制栅包括形成在所述电介质层之上的第三硅层、形成在所述第三硅层之上的第四硅层、以及形成在所述第四硅层之上的导电层，其中，所述第四硅层具有比所述第三硅层更大的宽度，以及其中，所述第三硅层中包括的杂质具有比所述第四硅层中包括的杂质更高的杂质浓度。2.如权利要求1所述的半导体存储器件，其中，所述浮栅的上宽度比所述浮栅的下宽度更小。3.如权利要求1所述的半导体存储器件，其中，所述浮栅包括第一硅层和第二硅层，所述第二硅层形成在所述第一硅层之上，并具有比所述第一硅层的宽度更小的宽度。4.一种半导体存储器件，包括：隧道绝缘层，所述隧道绝缘层形成在半导体衬底之上；浮栅，所述浮栅包括形成在所述隧道绝缘层之上的第一硅层和形成在所述第一硅层之上的第二硅层，其中，所述第二硅层具有比所述第一硅层更小的宽度；电介质层，所述电介质层形成在所述浮栅之上；以及控制栅，所述控制栅包括形成在所述电介质层之上的第三硅层、形成在所述第三硅层之上的第四硅层、以及形成在所述第四硅层之上的导电层，其中，所述第四硅层具有比所述第三硅层更大的宽度，以及其中，所述第三硅层中包括的杂质具有比所述第四硅层中包括的杂质更高的杂质浓度。5.如权利要求1或4所述的半导体存储器件，其中，所述电介质层的宽度比所述控制栅中包括的第四硅层的宽度更小。6.如权利要求5所述的半导体存储器件，其中，所述电介质层的宽度对应于所述第三硅层的与所述电介质层相接触的下表面的宽度。7.如权利要求1或4所述的半导体存储器件，其中，所述第三硅层和所述第四硅层由掺入P型杂质的多晶硅形成。8.如权利要求1或4所述的半导体存储器件，其中，所述第三硅层的侧壁的倾斜角度比所述第四硅层的侧壁的倾斜角度更小。9.一种半导体存储器件，包括：隧道绝缘层，所述隧道绝缘层形成在半导体衬底之上；浮栅，所述浮栅包括形成在所述隧道绝缘层之上的第一硅层和形成在所述第一硅层之上的第二硅层，其中，所述第二硅层具有比所述第一硅层更小的宽度；电介质层，所述电介质层形成在所述浮栅之上；以及控制栅，所述控制栅包括形成在所述电介质层之上的第三硅层、形成在所述第三硅层之上的第四硅层、以及形成在所述第四硅层之上的导电层，其中，所述第四硅层具有比所述第三硅层更大的宽度，以及其中，所述第二硅层中包括的杂质具有比所述第一硅层中包括的杂质更高的杂质浓度。10.如权利要求9所述的半导体存储器件，其中，所述第一硅层和所述第二硅层的每个包括含有P型杂质的硅层。11.如权利要求3或4所述的半导体存储器件，其中，所述第二硅层的侧壁的倾斜角度比所述第一硅层的侧壁的倾斜角度更小。12.如权利要求3或4所述的半...

【专利技术属性】
技术研发人员：梁在郁，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：