一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成绝缘层，且在所述绝缘层中形成铜金属互连线；在所述绝缘层以及铜金属互连线上形成一金属层，并在所述金属层上形成一掩膜；采用同步脉冲等离子体蚀刻所述金属层，形成一图案化的金属层并露出所述铜金属互连线。根据本发明专利技术，可以减轻蚀刻稀疏的金属线条区与密集的金属线条区之间的金属层时出现的金属线条侧壁负载蚀刻过程所产生的残余物质的问题，更加稳定地完成图形转移的过程。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，具体而言涉及一种用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法。
技术介绍
在半导体制造工艺中，出于不同的需要，所形成的金属线条有稀疏(ISO)与密集(dense)之分。在多层金属互连工艺中，需要蚀刻稀疏的金属线条区104与密集的金属线条区105之间的金属层，以使下方的接触孔103暴露出来，如图1A所示，用于同上方的金属层形成接触。所述接触孔103位于形成在半导体衬底101上的绝缘层102中，其中填充有互连金属。在所述蚀刻过程中，由于所述稀疏的金属线条区104的侧壁角度与所述密集的金属线条区105的侧壁角度不同，因而造成所述金属线条的侧壁残留大量的蚀刻过程所产生的残余物质，如聚合物等，即侧壁负载106，如图1B所示。上述问题是传统的干法蚀刻工艺所不能避免的，由此将导致所述接触的不良。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供，包括:提供半导体衬底，在所述半导体衬底上形成绝缘层，且在所述绝缘层中形成铜金属互连线；在所述绝缘层以及铜金属互连线上形成一金属层，并在所述金属层上形成一掩膜；采用同步脉冲等离子体蚀刻所述金属层，形成一图案化的金属层并露出所述铜金属互连线。进一步，所述绝缘层为具有低介电常数的材料层。进一步，所述掩膜为金属硬掩膜层。进一步，所述掩膜由依次层叠的三层材料组成。进一步，所述依次层叠的三层材料为无定形碳、含硅的底部抗反射涂层和低温氧化物。进一步，所述同步脉冲等离子体蚀刻的脉冲频率和脉冲占空比均可以依据制造工艺的实际情况加以调整。进一步，所述同步脉冲频率的总频数大于3。进一步，所述同步脉冲频率包括2MHz，13.56 MHz,27 MHz,40 MHz,60 MHz，120 MHz和 162 MHz。进一步，所述铜金属互连线位于所述金属层的稀疏的金属线条区与密集的金属线条区之间。进一步，所述金属层为M-1金属层。根据本专利技术，可以减轻蚀刻稀疏的金属线条区与密集的金属线条区之间的金属层时出现的金属线条侧壁负载蚀刻过程所产生的残余物质的问题，更加稳定地完成图形转移的过程。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中: 图1A为蚀刻稀疏的金属线条区与密集的金属线条区之间的金属层以露出下方的接触孔的示意性剖面 图1B为在图1A所示的蚀刻过程中出现的金属线条的侧壁负载现象的示意 图2A-图2E为本专利技术提出的用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法的各步骤的示意性剖面 图3为本专利技术提出的用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法的流程图。具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。下面，参照图2A-图2E和图3来描述本专利技术提出的用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法的详细步骤。参照图2A-图2E，其中示出了本专利技术提出的用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法的各步骤的示意性剖面图。首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底200选用单晶硅材料构成。在半导体衬底200中形成有隔离槽，埋层，以及各种阱(well)结构，为了简化，图示中予以省略。在所述半导体衬底200上，形成有各种元件，为了简化，图示中予以省略，这里仅示出一绝缘层201，其通常为具有低介电常数的材料层，本实施例中采用氧化硅层。所述绝缘层201中形成有用于填充金属互连线的沟槽。沉积一金属层，例如铜金属层，于所述绝缘层201上，并填满所述绝缘层201中的沟槽。采用化学机械研磨工艺去除多余的铜金属层，研磨到所述绝缘层201的表面终止，在所述绝缘层201中形成铜金属互连线202。接着，如图2B所示，在所述绝缘层201以及铜金属互连线202上形成一金属层203。所述金属层203为M-1金属层，其具有稀疏的金属线条区和密集的金属线条区。形成所述金属层203的工艺可以采用本领域技术人员所公知的工艺方法，在此不再加以赘述。接着，如图2C所示，在所述金属层203上形成一掩膜204。所述掩膜204可以是金属硬掩膜层，其构成材料包括TiN;也可以由依次层叠的三层材料组成，所述依次层叠的三层材料为无定形碳(a-C)、含硅的底部抗反射涂层(S1-BARC)和低温氧化物(LT0)。形成所述掩膜204的工艺可以采用本领域技术人员所公知的工艺方法，如化学气相沉积工艺或旋涂工艺。接着，如图2D所示，在所述掩膜204上依次形成底部抗反射涂层(BARC)和光刻胶205，接着对所述金属层203进行图案化处理。接着,如图2E所示,采用同步脉冲等离子体(synchronous pulsed plasma)蚀刻所述金属层203，形成一图案化的金属层203并使位于所述金属层203中的稀疏的金属线条区和密集的金属线条区之间的所述铜金属互连线202暴露出来。所述同步脉冲等离子体蚀刻的脉冲频率(pulse frequency)和脉冲占空比(pulseduty cycle)均可以依据制造工艺的实际情况加以调整，所述同步脉冲频率的总频数应大于 3，包括 2MHz，13.56 MHz, 27 MHz, 40 MHz, 60 MHz, 120 MHz 和 162 MHz。接下来，去除所述金属层203上的底部抗反射涂层和光刻胶205以及掩膜204。至此，完成了根据本专利技术示例性实施例的方法实施的全部工艺步骤。接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本专利技术，可以减轻蚀刻稀疏的金属线条区与密集的金属线条区之间的金属层时出现的金属线条侧壁负载蚀刻过程所产生的残余物质的问题，更加稳定地完成图形转移的过程。参照图3，其中示出了本专利技术提出的用于稀疏的金属线条区与密集的金属线条区之间的金属层的蚀刻方法的流程图，用于简要示出整个制造工艺的流程。在步骤301中，提供半导体衬底，在所述半导体衬底上形成绝缘层，且在所述绝缘层中形成铜金属互连线； 在步骤302中，在所述绝缘层以及铜金属互连线上形成一金属层，并在所述金属层上形成一掩膜； 在步骤303中，采用同步脉冲等离子体蚀刻所述金属层，形成一图案化本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成绝缘层，且在所述绝缘层中形成铜金属互连线；在所述绝缘层以及铜金属互连线上形成一金属层，并在所述金属层上形成一掩膜；采用同步脉冲等离子体蚀刻所述金属层，形成一图案化的金属层并露出所述铜金属互连线。

【技术特征摘要】
1.一种半导体器件的制造方法，包括: 提供半导体衬底，在所述半导体衬底上形成绝缘层，且在所述绝缘层中形成铜金属互连线； 在所述绝缘层以及铜金属互连线上形成一金属层，并在所述金属层上形成一掩膜； 采用同步脉冲等离子体蚀刻所述金属层，形成一图案化的金属层并露出所述铜金属互连线。2.根据权利要求1所述的方法，其特征在于，所述绝缘层为具有低介电常数的材料层。3.根据权利要求1所述的方法，其特征在于，所述掩膜为金属硬掩膜层。4.根据权利要求1所述的方法，其特征在于，所述掩膜由依次层叠的三层材料组成。5.根据权利要求4所述的方法，其特征在于，所述依次层叠的三层材料为无定形碳、含硅的...

【专利技术属性】
技术研发人员：张海洋，周俊卿，张城龙，胡敏达，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：