连接孔形成方法技术

本发明专利技术提供了一种连接孔形成方法，将现有的圆形连接孔改为矩形连接孔，即使在定义连接孔位置的图案化光刻胶开口位置与沟槽位置未对准的情况下，也能得到完整的矩形连接孔形状且准确对准沟槽的位置；作为优选的技术手段，定义连接孔位置的图案化光刻胶矩形开口关键尺寸大于沟槽的关键尺寸，在进行连接孔刻蚀时，由于金属硬掩膜的阻挡，沟槽的关键尺寸是由图案化的金属硬掩膜开口宽度定义的，所以，连接孔关键尺寸可等于沟槽的关键尺寸，保证了连接孔的关键尺寸，稳定了集成电路的性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种。
技术介绍
当今半导体器件制造技术飞速发展，半导体器件已经具有深亚微米结构，集成电路中包含大量的半导体元件。在如此大规模集成电路中，元件之间的高性能、高密度的连接不仅在单个互连层中互连，而且要在多层之间进行互连。因此，通常提供多层互连结构，其中多个互连层互相堆叠，并且层间绝缘膜置于其间，用于连接半导体元件。常规的方法一般是利用大马士革双镶嵌工艺在层间绝缘层中形成连接孔(via)和沟槽(trench)，然后用导电材料例如铜(Cu)填充所述沟槽和连接孔。这种互连结构已经在集成电路制造中得到广泛应用。如图1a Id所示的利用大马士革工艺制造连接孔的方法流程，包括如下步骤:在半导体器件如MOS晶体管(未示出)表面沉积层间介质层ILD11，并在ILD层11中刻蚀通孔并填充有金属材料形成连接孔12，金属材料优选为铜Cu ;在ILD层11上沉积刻蚀停止层13,刻蚀停止层13优选使用NBLoK(Nitrided Barrier Low K,低介电常数氮化物阻挡层)材料；接着在刻蚀停止层13上依次沉积电介质层14、金属硬掩膜层16，其中，优选在电介质层14和金属硬掩膜层16之间设置用于防止金属扩散的保护层15，保护层15的材料可以是Teos (正娃酸乙酯)，金属硬掩膜层16的材料优选为TiN(氮化钛)，电介质层14优选Lowk (低介电常数)材料；接着在金属硬掩膜层16的表面旋涂形成底部抗反射层(BARC) 17，在底部抗反射层17的表面形成图案化的光刻胶18 ;利用图案化的光刻胶18对金属硬掩膜进行刻蚀，并去除底部抗反射层17和图案化的光刻胶18，形成定义沟槽19位置的图案化金属硬掩膜16’;再次形成一层底部抗反射层20和图案化光刻胶21，以该图案化光刻胶21为掩膜刻蚀所述电介质层14和刻蚀停止层13定义连接孔22位置；利用所述的图案化金属硬掩膜16’刻蚀所述ILDll形成沟槽(未示出)，并在沟槽和连接孔22中填充金属材料与之前形成的连接孔12接触。当集成电路的设计规格收缩时，由于器件尺寸变小，对于利用大马士革工艺制造连接孔来说要制作理想的连接孔变得非常困难。有时候会出现连接孔与沟槽不能对准的情况，如图1c所示，在定义出沟槽位置后，再次形成的用以定义连接孔位置的图案化光刻胶开口位置与沟槽位置未对准，存在一定偏差，而且现有的工艺中一般形成的连接孔(12、22)的形状为圆形，当如图1d所示的进行连接孔刻蚀时，由于刻蚀剂被金属硬掩膜的一部分阻挡，刻蚀后生成的连接孔中会出现台阶，图2为图1d的俯视图，沟槽19中刻蚀形成圆形连接孔22时，被金属硬掩膜16’阻挡，得不到完整形状的接触孔，进而导致连接孔的关键尺寸与设计值存在偏差，元件之间的电接触变差，如影响整个集成电路的经时击穿(TDDB)性能，进而使得集成电路的产品良率降低
技术实现思路
本专利技术提供了一种，解决现有半导体制造连接孔时出现的连接孔不能与沟槽对准导致的不能得到完整的连接孔形状的问题。本专利技术采用的技术手段如下:一种，包括:提供半导体衬底，所述衬底具有预先形成的半导体器件；在所述衬底上形成覆盖半导体器件的层间介质层，并在所述层间介质层中刻蚀通孔并填充有金属材料形成第一连接孔；在所述层间介质层上依次沉积刻蚀停止层、电介质层、金属硬掩膜层、第一底部抗反射层及第一光刻胶；图案化所述第一光刻胶，以所述图案化的第一光刻胶作为掩膜刻蚀所述金属硬掩膜层形成图案化的金属硬掩膜并定义沟槽位置，去除第一光刻胶及第一底部抗反射层；在所述图案化的金属硬掩膜上沉积第二底部抗反射层和第二光刻胶；图案化所述第二光刻胶，并以所述图案化的第二光刻胶作为掩膜刻蚀形成第二连接孔，去除第二光刻胶及第二底部抗反射层；所述第二连接孔为矩形。进一步，所述图案化的第二光刻胶具有定义所述第二连接孔形状和位置的矩形开□。进一步，所述矩形开口关键尺寸大于所述沟槽的关键尺寸。进一步，通过等离子体刻蚀以所述图案化的第二光刻胶作为掩膜刻蚀形成第二连接孔。进一步，所述等离子体刻蚀的刻蚀气体为CH2F2或C4F8。进一步，所述金属硬掩膜的厚度为100至500埃。进一步，所述电介质层的介电常数为2.0至3.0。进一步，还包括通过所述图案化的金属硬掩膜刻蚀形成沟槽；去除所述金属硬掩膜；在所述沟槽和第二连接孔填充金属材料。进一步，所述利用湿法刻蚀去除所述图案化的第一和第二光刻胶。进一步，所述湿法刻蚀的刻蚀剂为HF、H2O2或EKC。与现有技术相比，本专利技术采用以上的技术手段有以下的优点:由于将现有的圆形连接孔改为矩形连接孔，即使在定义连接孔位置的图案化光刻胶开口位置与沟槽位置未对准的情况下，也能得到完整的矩形连接孔形状且准确对准沟槽的位置；作为优选的技术手段，定义连接孔位置的图案化光刻胶矩形开口关键尺寸大于沟槽的关键尺寸，在进行连接孔刻蚀时，由于金属硬掩膜的阻挡，沟槽的关键尺寸是由图案化的金属硬掩膜开口宽度定义的，所以，连接孔关键尺寸可等于沟槽的关键尺寸，保证了连接孔的关键尺寸，稳定了集成电路的性能。附图说明图1a-1d为现有技术形成连接孔流程示意图；图2为图1d的俯视图；图3为本专利技术流程图；图4为本专利技术连接孔形成后的俯视图。具体实施例方式以下结合附图对本专利技术的原理和特征进行描述，所举实例只用于解释本专利技术，并非用于限定本专利技术的范围。如图3所示的本专利技术方法流程图，本专利技术包括:提供半导体衬底，所述衬底具有预先形成的半导体器件；在所述衬底上形成覆盖半导体器件的层间介质层，并在所述层间介质层中刻蚀通孔并填充有金属材料形成第一连接孔，优选的，金属材料为Cu ；在所述层间介质层上依次沉积刻蚀停止层、电介质层、金属硬掩膜层、第一底部抗反射层及第一光刻胶，其中，刻蚀停止层优选使用NBLoK(Nitrided Barrier Low K,低介电常数氮化物阻挡层)材料，电介质层优选介电常数为2.0至3.0的低介电常数材料，金属硬掩膜层优选为TiN，金属硬掩膜的厚度优选为100至500埃；图案化第一光刻胶，以所述图案化的第一光刻胶作为掩膜刻蚀所述金属硬掩膜层形成图案化的金属硬掩膜并定义沟槽位置，去除第一光刻胶和第一底部抗反射层，其中，优选利用湿法刻蚀去除第一光刻胶，刻蚀剂为HF、H2O2或EKC(羟氨、单乙醇胺、异丙醇胺等的混合物)；在图案化的金属硬掩膜上沉积第二底部抗反射层和第二光刻胶；图案化第二光刻胶，图案化的第二光刻胶具有定义第二连接孔形状和位置的矩形开口，并以所述图案化的第二光刻胶作为掩膜刻蚀形成矩形第二连接孔，去除第二光刻胶和第二底部抗反射层；作为优选的，第二光刻胶矩形开口关键尺寸大于沟槽的关键尺寸，因此，在进行连接孔刻蚀时，如图4所示，由于金属硬掩膜16’的阻挡，沟槽的关键尺寸是由图案化的金属硬掩膜开口宽度定义的，所以，连接孔22 ’关键尺寸可等于沟槽19的关键尺寸，且准确对准沟槽19的位置，稳定了集成电路的性能。进一步，优选使用高选择比的等离子体刻蚀形成矩形第二连接孔，刻蚀气体优选为CH2F2或C4F8 ;优选利用湿法刻蚀去除第二光刻胶，刻蚀剂为HF、H202或EKC (羟氨、单乙醇胺、异丙醇胺等的混合物)。通过图案化的金属硬掩膜刻蚀电介质层形成沟槽；去除金属硬掩膜；在沟槽和第二连接孔填充金属本文档来自技高网...

【技术保护点】
一种连接孔形成方法，包括：提供半导体衬底，所述衬底具有预先形成的半导体器件；在所述衬底上形成覆盖半导体器件的层间介质层，并在所述层间介质层中刻蚀通孔并填充有金属材料形成第一连接孔；在所述层间介质层上依次沉积刻蚀停止层、电介质层、金属硬掩膜层、第一底部抗反射层及第一光刻胶；图案化所述第一光刻胶，以所述图案化的第一光刻胶作为掩膜刻蚀所述金属硬掩膜层形成图案化的金属硬掩膜并定义沟槽位置，去除第一光刻胶及第一底部抗反射层；在所述图案化的金属硬掩膜上沉积第二底部抗反射层和第二光刻胶；图案化所述第二光刻胶，并以所述图案化的第二光刻胶作为掩膜刻蚀形成第二连接孔，去除第二光刻胶及第二底部抗反射层；其特征在于，所述第二连接孔为矩形。

【技术特征摘要】
1.一种连接孔形成方法，包括: 提供半导体衬底，所述衬底具有预先形成的半导体器件； 在所述衬底上形成覆盖半导体器件的层间介质层，并在所述层间介质层中刻蚀通孔并填充有金属材料形成第一连接孔； 在所述层间介质层上依次沉积刻蚀停止层、电介质层、金属硬掩膜层、第一底部抗反射层及第一光刻胶； 图案化所述第一光刻胶，以所述图案化的第一光刻胶作为掩膜刻蚀所述金属硬掩膜层形成图案化的金属硬掩膜并定义沟槽位置，去除第一光刻胶及第一底部抗反射层； 在所述图案化的金属硬掩膜上沉积第二底部抗反射层和第二光刻胶； 图案化所述第二光刻胶，并以所述图案化的第二光刻胶作为掩膜刻蚀形成第二连接孔，去除第二光刻胶及第二底部抗反射层； 其特征在于，所述第二连接孔为矩形。2.根据权利要求1所述的方法，其特征在于，所述图案化的第二光刻胶具有定义所述第二连接孔形状和位置的矩形开口。3.根据...

【专利技术属性】
技术研发人员：张海洋，王新鹏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：