高密度嵌入式电容器及其制作方法技术

本发明专利技术实施例公开了一种高密度嵌入式电容器及其制作方法，该方法包括：提供具有本体层和刻蚀阻挡层的基底；在本体层表面内形成多个垂直度良好且具有高深宽比的沟槽；对沟槽的底部、侧壁以及相邻沟槽间的本体层材料进行掺杂，得到该电容器的掺杂区，以在本体层与掺杂区接触区域形成三维PN结；形成该电容器的第一电极和第二电极，所述第一电极和第二电极的极性相反，且二者之间电学绝缘，第一电极位于掺杂区两侧或四周，第二电极位于掺杂区表面上。本发明专利技术实施例采用三维立体沟槽制作电容器的介质层，使介质层的有效面积远远大于常规电容器的介质层的有效面积，提高了电容器的电容密度，使该电容器能够同时满足低频退耦和高频退耦的要求。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，更具体地说，涉及一种。
技术介绍
随着各种功能电路集成度的迅速提高以及对功能模块和元器件小型化的需要，集成无源技术成为一种取代分立无源器件以达到器件小型化的解决方案。在各种典型电路中，80%的组件为无源器件，它们占去了印刷电路板上的近50 %的面积。在系统级封装(System-1n-Package,简称 SiP,或 System-on-Package,简称 S0P)技术中，可采用集成无源技术将不同的无源器件或者无源模块埋入或集成在基板上，可大大减小基板的面积，成为实现有效系统集成的方法之一。而电容器作为基板上最常见也是分布最多的元器件，使电容器的集成技术成为集成无源技术的关键技术。随着系统级封装技术的发展，电子系统的工作频率越来越高，大量的SMD (surfacemounted devices)电容不仅严重影响了电子系统的小型化,而且越来越不能满足电子系统的高频滤波退耦的要求，因此逐渐发展处嵌入式电容技术。嵌入式电容器因无需由线路引出，较传统的SMD电容器具有更小的寄生电阻和电感，可更广泛的应用于高频高密的电子系统中。在实际应用中，由于电容器固有的寄生电感和电阻，任何一种电容器都难以做到从低频到高频的全频段退耦。一般来说，电容器的容值越大，退耦效果就越好，但是体积也会越大，产生的寄生电感好电阻也越大，对高频的退耦效果就越差；反之，电容器容值越小，体积就越小，寄生电感和电阻就越小，因此可用于高频，但由于容值小，退耦效果就差。因此，若要使电容器对低频和高频的退耦效果都较好，就要制作一种体积小，但容值较大的电容器，这就要求电容器的电容密度要大。现有技术中的三维电容器增加电容密度的方式主要基于金属-绝缘层-金属(MIM)结构及多层堆叠的ΜΠΟΜΙ...M结构，尤其是应用于硅基上的埋入电容，但是这种电容器的电容密度典型值为0.7 0.9nF/cm2，是低值应用的理想选择，但由于其电容密度小这一局限性，很难满足射频下退耦InF IOOnF电容量的要求，即很难满足高频退耦的要求。因此,急需研究出一种电容密度大的电容器,使其能够同时满足低频退耦和高频退耦的要求。
技术实现思路
本专利技术实施例提供了一种，提高了电容器的电容密度，使该电容器对高频退耦和低频退耦的效果均良好，能够同时满足低频退耦和高频退耦的要求。为实现上述目的，本专利技术实施例提供了如下技术方案:一种高密度嵌入式电容器制作方法，包括:提供基底，所述基底包括本体层和位于所述本体层表面上的刻蚀阻挡层；在所述刻蚀阻挡层表面内形成多个沟槽图形；以具有所述沟槽图形的刻蚀阻挡层为掩膜，在所述本体层表面内形成多个沟槽，所述沟槽垂直度良好且具有高深宽比；去除相邻沟槽之间的刻蚀阻挡层材料，以在所述刻蚀阻挡层表面上形成该电容器的掺杂区图形；以具有所述掺杂区图形的刻蚀阻挡层为掩膜，对所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料进行掺杂，得到该电容器的掺杂区，以在所述本体层与所述掺杂区接触区域形成三维PN结；保留紧邻所述掺杂区边缘的部分刻蚀阻挡层材料，去除所述掺杂区两侧或四周的部分刻蚀阻挡层材料，暴露出部分本体层材料，作为该电容器的第一电极区；在所述本体层表面上形成第一金属层，所述第一金属层与所述掺杂区材料及所述第一金属层与所述本体层材料间均形成欧姆接触，所述第一金属层覆盖所述第一电极区以及所述沟槽的底部、侦彳壁以及相邻沟槽间的掺杂区材料；去除部分第一金属层材料，形成该电容器的第一电极和第二电极，所述第一电极和第二电极的极性相反，且二者之间电学绝缘，所述第一电极位于所述掺杂区的两侧或四周，所述第二电极位于所述掺杂区表面上，其中，去除的部分第一金属层材料位于紧邻所述掺杂区边缘的部分刻蚀阻挡层表面上。优选的，形成第一电极和第二电极之后还包括，在所述第一电极和第二电极表面上形成第二金属层，以引出所述第一电极和第二电极。优选的，所述沟槽的深宽比在1: 1-10: I之间。优选的，所述沟槽的深度在2 μ m-100 μ m之间。优选的，所述相邻沟槽间的本体层材料的厚度大于所述掺杂区的厚度的2倍，且小于20 μ m。优选的，所述掺杂区的厚度在0.1μπι-3μπι之间。优选的，形成所述掺杂区的方法为，采用高温扩散工艺形成所述掺杂区，该过程具体为，在1000°c -1200°c以内的高温下，进行Imin-1Omin的预扩散，以使扩散源的浓度稳定的保持在预设浓度下，之后保持所述高温及预设浓度，进行连续扩散，包括所述预扩散时间在内的所述高温扩散的总体时间在10min-90min以内。优选的，所述本体层材料为P型硅衬底，所述掺杂区为N型掺杂，所述掺杂区的扩散源为P0C13，所述预设浓度为8X 1020cm-3，所述高温扩散的总体时间为80min。优选的，所述P型硅衬底的电阻率在0.01 Ω.cm-0.5 Ω.cm之间。优选的，所述多个沟槽呈阵列式分布于所述本体层表面内。优选的，所述沟槽的横截面形状为正六边形、圆形或正方形。优选的，所述第一金属层材料为铝，所述第二金属层材料为金。本专利技术实施例还公开了一种采用上述方法制成的高密度嵌入式电容器，包括:本体层，所述本体层表面内具有多个沟槽，所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料上具有一定掺杂浓度和掺杂厚度的掺杂区，所述本体层与所述掺杂区接触区域为三维PN结区域；位于所述掺杂区两侧或四周的本体层表面上的第一电极，位于所述掺杂区表面上且覆盖所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料的第二电极，所述第一电极和第二电极的极性相反，且二者之间电学绝缘，所述第一电极和第二电极均形成于第一金属层表面内，且二者在同一光刻和刻蚀步骤中形成；紧邻所述掺杂区边缘的本体层表面上的刻蚀阻挡层，所述刻蚀阻挡层将所述第一电极和第二电极隔离，以使所述第一电极和第二电极之间电学绝缘。优选的，所述本体层材料为P型硅衬底，所述掺杂区为N型掺杂，所述P型硅衬底的电阻率在0.01 Ω.cm-0.5 Ω.cm,所述掺杂区的厚度在0.1 μ m_3 μ m之间。与现有技术相比，上述技术方案具有以下优点:本专利技术实施例提供的，摆脱了传统三维电容器的MIMIM1...M多层“三明治”结构的束缚，颠覆了传统电容器平面式的结构，采用三维立体沟槽制作电容器的两个电极间的介质层，即本实施例中的第一电极和第二电极相当于电容器的两个极性相反的极板，本体层与掺杂区接触区域形成的PN结相当于电容器两个极板之间的介质层，由于沟槽结构为三维立体结构，因此介质层的有效面积远远大于MM结构电容器的介质层的有效面积，从而提高了电容器的电容密度。并且，本实施例中的电容器的沟槽的数量、深宽比、分布方式和分布密度可以根据不同电容器的要求相应的变化，从而满足了不同电容器对电容密度的要求。而且，理论上，本实施例中的电容器的电容密度可高达10nF/mm2-15nF/mm2，能够同时满足低频退耦和高频退耦的要求。附图说明通过附图所示，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图1-10为本专利技术实施例公开的高密度嵌入式电容器制作方法的剖面图；图11为本专利技术实施例公开的高密度嵌入式电容器的俯视图本文档来自技高网...

【技术保护点】
一种高密度嵌入式电容器制作方法，其特征在于，包括：提供基底，所述基底包括本体层和位于所述本体层表面上的刻蚀阻挡层；在所述刻蚀阻挡层表面内形成多个沟槽图形；以具有所述沟槽图形的刻蚀阻挡层为掩膜，在所述本体层表面内形成多个沟槽，所述沟槽垂直度良好且具有高深宽比；去除相邻沟槽之间的刻蚀阻挡层材料，以在所述刻蚀阻挡层表面上形成该电容器的掺杂区图形；以具有所述掺杂区图形的刻蚀阻挡层为掩膜，对所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料进行掺杂，得到该电容器的掺杂区，以在所述本体层与所述掺杂区接触区域形成三维PN结；保留紧邻所述掺杂区边缘的部分刻蚀阻挡层材料，去除所述掺杂区两侧或四周的部分刻蚀阻挡层材料，暴露出部分本体层材料，作为该电容器的第一电极区；在所述本体层表面上形成第一金属层，所述第一金属层与所述掺杂区材料及所述第一金属层与所述本体层材料间均形成欧姆接触，所述第一金属层覆盖所述第一电极区以及所述沟槽的底部、侧壁以及相邻沟槽间的掺杂区材料；去除部分第一金属层材料，形成该电容器的第一电极和第二电极，所述第一电极和第二电极的极性相反，且二者之间电学绝缘，所述第一电极位于所述掺杂区的两侧或四周，所述第二电极位于所述掺杂区表面上，其中，去除的部分第一金属层材料位于紧邻所述掺杂区边缘的部分刻蚀阻挡层表面上。...

【技术特征摘要】
1.一种高密度嵌入式电容器制作方法，其特征在于，包括: 提供基底，所述基底包括本体层和位于所述本体层表面上的刻蚀阻挡层； 在所述刻蚀阻挡层表面内形成多个沟槽图形； 以具有所述沟槽图形的刻蚀阻挡层为掩膜，在所述本体层表面内形成多个沟槽，所述沟槽垂直度良好且具有高深宽比； 去除相邻沟槽之间的刻蚀阻挡层材料，以在所述刻蚀阻挡层表面上形成该电容器的掺杂区图形； 以具有所述掺杂区图形的刻蚀阻挡层为掩膜，对所述沟槽的底部、侧壁以及相邻沟槽间的本体层材料进行掺杂，得到该电容器的掺杂区，以在所述本体层与所述掺杂区接触区域形成三维PN结； 保留紧邻所述掺杂区边缘的部分刻蚀阻挡层材料，去除所述掺杂区两侧或四周的部分刻蚀阻挡层材料，暴露出部分本体层材料，作为该电容器的第一电极区； 在所述本体层表面上形成第一金属层，所述第一金属层与所述掺杂区材料及所述第一金属层与所述本体层材料间均形成欧姆接触，所述第一金属层覆盖所述第一电极区以及所述沟槽的底部、侧壁以及相邻沟槽间的掺杂区材料； 去除部分第一金属层材料，形成该电容器的第一电极和第二电极，所述第一电极和第二电极的极性相反，且二者之间电学绝缘，所述第一电极位于所述掺杂区的两侧或四周，所述第二电极位于所述掺杂区表面上，其中，去除的部分第一金属层材料位于紧邻所述掺杂区边缘的部分刻蚀阻挡层表面上。2.根据权利要求1所述的高密度嵌入式电容器制作方法，其特征在于，形成第一电极和第二电极之后还包括，在所述第一电极和第二电极表面上形成第二金属层，以引出所述第一电极和第二电极。3.根据权利要求1所述的高密度嵌入式电容器制作方法，其特征在于，所述沟槽的深宽比在1: 1-10: I之间。4.根据权利要求3所述的高密度嵌入式电容器制作方法，其特征在于，所述沟槽的深度在2 μ m-100 μ m之间。5.根据权利要求3所述的高密度嵌入式电容器制作方法，其特征在于，所述相邻沟槽间的本体层材料的厚度大于所述掺杂区的厚度的2倍，且小于20 μ m。6.根据权利要求5所述的高密度嵌入式电容器制作方法，其特征在于，所述掺杂区的厚度在0.1 μ m-3 μ m之间。7.根据权利要求6所述的高密度嵌入式电容器制作方法，其特征在于，形成所述掺杂...

【专利技术属性】
技术研发人员：王惠娟，万里兮，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：