时分多路复用多端口存储器制造技术

本发明专利技术涉及时分多路复用多端口存储器。提供了一种具有单端口存储器元件的集成电路。利用控制电路控制单端口存储器元件，以仿真多端口的功能。在一个恰当的实施例中，控制电路可以是仲裁电路，其被配置为仲裁电路一接收到存储器请求，就执行它。在正在执行当前存储器访问时接收到的请求可以被保持，直到当前存储器访问完成。在另一个恰当的实施例中，控制电路可以是排序电路，其被配置为服务来自同步端口和异步端口的存储器访问请求。在同步端口接收到的存储器访问请求可以立即被服务，而在异步端口接收到的存储器访问请求可以被同步到内部存储器时钟信号并且可以在与同步端口关联的前一个存储器访问请求被服务后得到服务。

【技术实现步骤摘要】
时分多路复用多端口存储器本申请要求2011年10月28日提交的美国专利申请No.13/284,721的优先权，其通过引用以其整体合并到此。
技术介绍
集成电路（例如可编程集成电路）常常包含静态随机存储器（SRAM）单元形式的易失性存储器元件。易失性存储器元件（例如SRAM单元）通常是基于交叉耦合的反相器（即，锁存器）。存储器元件按阵列布置。在通常的阵列中，数据线用来将数据写入存储器元件并且从存储器元件读出数据。地址线用来选择哪一些存储器元件正在被访问。一些应用要求存储器元件具有双端口能力（即，存储器元件包括两个端口，每个端口用来执行读或写操作）。为支持双端口操作，存储器元件通常以八晶体管的配置形成。例如，常规的双端口存储器元件包括两个交叉耦合的反相器以及第一和第二对存取晶体管。第一对存取晶体管与交叉耦合的反相器耦合，以作为第一读/写端口，而第二对存取晶体管与交叉耦合的反相器耦合，以作为第二读/写端口。然而，以这种方式布置的常规八晶体管（8T）双端口存储器单元会占据常规六晶体管（6T）单端口存储器单元两倍的面积。为了努力降低双端口存储器电路的面积，已经开发出允许用6T存储器元件提供同步双端口的功能的技术（例如，使用单个时钟控制两个端口）。例如，双时钟技术包括在高时钟相位期间访问存储器元件（以满足与第一端口关联的请求）并且在低时钟相位期间访问存储器元件（以满足与第二端口关联的请求）。然而，双时钟化存储器访问限制了存储器性能且不能用于支持异步双端口操作（即，涉及使用两个分离的具有不同时钟频率和/或相位的时钟信号以控制两个端口的操作）。
技术实现思路
提供了一种具有存储器元件电路的集成电路。存储器元件包括布置为阵列的单端口存储器元件。存储器元件可以被配置为与提供多端口存储器功能的外围存储器控制电路接口连接。存储器电路可以包括控制电路（有时称为排序电路），其被配置为接收来自同步端口和异步端口的存储器访问请求。可以利用同步端口时钟控制与同步端口关联的请求，而可以利用异步端口时钟控制与异步端口关联的请求。第一与第二时钟信号可以呈现出不同的时钟频率/相位。到达同步端口的存储器访问请求一被接收，就可以被履行，而到达异步端口的存储器访问请求利用先进先出电路（FIFO）缓冲并且利用亚稳态同步器同步到内部存储器时钟。例如，响应于检测到同步端口时钟的上升沿，如果FIFO不为空，则控制电路可以采样来自FIFO的现存未决的异步端口请求（例如，同步器可以用于锁存未决的异步端口请求）。如果此时同步访问需要被服务，则控制电路将引导存储器电路立即履行此请求。在同步访问的完成之后，可以从FIFO中删除采样的异步端口请求，因为它已经使用同步器锁存。接着，控制电路继续处理当前被同步器锁存的采样的异步端口请求，并在当前同步时钟周期的剩余部分履行任何额外的未决或随后到达的异步端口请求。如果在异步请求完成时FIFO为空，则控制电路将延缓随后到达的异步请求，直到同步端口时钟的下一个时钟周期。除上述的半同步排序电路外，存储器电路还包括仲裁电路，其被配置为接收从同步和异步端口的存储器访问请求，并且处理执行与同步和异步端口关联的存储器访问请求的顺序。例如，仲裁电路可以操作在异步模式（即，利用具有不同频率和/或相位的第一和第二时钟信号控制来自同步和异步端口的请求的模式）。在异步模式中，仲裁电路一接收到存储器访问请求就执行。例如，如果仲裁电路在同步端口检测到给定的存储器请求，则仲裁电路将引导控制电路执行给定的存储器请求。如果在已经履行给定的存储器请求之前在异步端口接收到第二存储器请求，则第二存储器请求将被保持直到给定的存储器请求已经完成。当仲裁电路检测到给定的存储器请求已经履行时，它将引导控制电路执行第二存储器请求。从附图和下文详述中，本专利技术其他特征、其本质和各种优势将变得更明显。附图说明图1是说明性的具有仲裁电路的多端口存储器电路的图示。图2和图3描述图1中多端口存储器电路操作的时序图。图4是依据本专利技术实施例的说明性的半同步多端口存储器电路的图示。图5是依据本专利技术实施例的说明性的存储器元件的图示。图6和图7是描述依据本专利技术实施例的图4所示类型的半同步多端口存储器电路的操作的时序图。图8是依据本专利技术实施例的利用图4所示类型的多端口存储器电路完成存储器访问请求所包括的步骤的流程图。具体实施方式本专利技术实施例涉及静态随机存储器电路。本专利技术的存储器电路可以用于任意合适的集成电路。例如，存储器电路可以用于如下集成电路存储器件，例如专用集成电路（ASIC），可编程集成电路，或其他类型的集成电路。图1是包括存储器电路的集成电路10的图示，存储器电路具有仲裁电路，仲裁电路被配置为仅利用单端口存储器元件来提供同步和异步多端口存储操作。器件10可以包含至少一个存储器阵列14。如图1所示，存储器阵列14可以包括以行和列布置的存储器元件（有时称为存储器单元）100。存储器单元100可以是单端口存储器单元。例如，存储器单元100可以是具有六晶体管的单端口差分存储器单元（例如，具有一对存取晶体管的存储器单元，该对存取晶体管用作存储器单元的单端口）。利用单端口存储器单元来提供双端口存储功能可以帮助提高管芯成品率，降低最小所需电源电压（即，降低功耗），以及保存集成电路的面积（realestate）。存储器阵列14可以耦合到行和列控制电路，例如行和列控制电路12。控制电路12可以包括行寻址电路、列多路复用电路、写驱动器电路、读感测电路、数据寄存器电路等。控制电路12可以用于产生期望的时变和/或固定信号，经由路径（例如路径16和18）到阵列14中的存储器单元100。供应给存储器元件100的信号有时可以共同称为控制信号。在特定的上下文里，这些信号中的一些可以称为电源信号、清零信号、数据信号、地址信号等。电源信号通过全局存储器电源线同时分发给阵列14中的所有单元。存储器电源线可以垂直指向，使得每一条路径18中都有存储器电源线的一个分支，或者可以水平指向，使得每一条路径16中都有存储器电源线的一个分支。例如，可以利用共享的水平或垂直的导体的布局将正电源电压Vcc并行地提供给每一个单元100。同样利用共享的水平或垂直线路的布局将地电压Vss并行地提供给单元100。控制线路，例如地址线和数据线，通常彼此正交（例如，地址线是水平的而数据线是垂直的，反之亦然）。正电源电压Vcc可以提供于正电源线路上。地电压Vss可以提供于地电源线路上。任何合适的值都可以用于正电源电压Vcc和地电压Vss。例如，正电源电压Vcc可以是1.2伏、1.1伏、1.0伏、0.9伏、小于0.9伏，或其他合适的电压。地电压Vss可以是零伏（作为示例）。通常的布置中，电源电压Vcc可以是1.0伏，Vss可以是零伏，地址信号、数据信号和清零信号的信号电平的范围可以从零伏（低电平时）到1.0伏（高电平时）。也可以使用如下布置：Vcc根据时间变化，Vss小于零伏，以及过驱动控制信号（即，控制信号的信号强度大于Vcc-Vss）。通常，可以有任何合适数量的与路径16和18关联的导线。例如，阵列14的每一行可以包括在路径16的相应一条中的关联的地址线，而阵列14的每一列可以包括在路径18的相应一条中的关联的数据线（例如，真值数据线和补值数据线）。术语本文档来自技高网...

【技术保护点】
一种操作具有第一和第二端口的双端口存储器的方法，其中所述双端口存储器包括单端口存储器元件阵列，所述方法包含：在所述第一端口接收第一存储器访问请求和关联的第一时钟信号；在所述第二端口接收第二存储器访问请求和关联的第二时钟信号；响应于用控制电路检测到所述第二时钟信号的时钟上升沿，产生第三时钟信号并且服务所述第二存储器访问请求；以及当正在服务所述第二存储器访问请求的同时，使用所述第三时钟信号采样所述第一存储器访问请求。

【技术特征摘要】
2011.10.28 US 13/284,7211.一种操作具有第一和第二端口的双端口存储器的方法，其中所述双端口存储器包括单端口存储器元件阵列，所述方法包含：在所述第一端口接收第一存储器访问请求和关联的第一时钟信号；在所述第二端口接收第二存储器访问请求和关联的第二时钟信号；响应于用控制电路检测到所述第二时钟信号的时钟上升沿，产生第三时钟信号并且服务所述第二存储器访问请求；以及当所述第二存储器访问请求正在被服务的同时，使用所述第三时钟信号采样所述第一存储器访问请求。2.根据权利要求1所述的方法，其中使用所述第三时钟信号采样所述第一存储器访问请求包含使用至少两个串联的锁存器在所述第三时钟信号的时钟上升沿和时钟下降沿采样所述第一存储器访问请求。3.根据权利要求2所述的方法，还包含：将所述第一存储器访问请求存储在缓冲电路中，所述缓冲电路接收来自所述至少两个串联的锁存器的控制信号。4.根据权利要求3所述的方法，还包含：用所述缓冲电路接收所述第三时钟信号。5.根据权利要求2所述的方法，其中所述双端口存储器包括具有第一输入、第二输入和控制输入的多路复用电路，所述第一输入通过所述至少两个串联的锁存器接收所述第一存储器访问请求，所述第二输入接收所述第二存储器访问请求，所述控制输入接收来自所述控制电路的控制信号。6.根据权利要求1所述的方法，还包含：将所述第一存储器访问请求存储在缓冲电路中。7.根据权利要求1所述的方法，还包含：响应于用所述控制电路检测到所述第二时钟信号的所述时钟上升沿，产生第四时钟信号以控制访问所述单端口存储器元件阵列。8.根据权利要求1所述的方法，还包含：响应于履行所述第二存储器访问请求，用所述控制电路接收指示所述第二存储器访问请求的完成的控制信号；以及响应于用所述控制电路接收所述控制信号，服务所述第一存储器访问请求。9.一种操作具有第一和第二端口的双端口存储器的方法，其中所述双端口存储器包括单端口存储器元件阵列，所述方法包含：在所述第一端口接收第一存储器访问请求和关联的第一时钟信号；在所述第二端口接收第二存储器访问请求和关联的第二时钟信号；响应于所述第一时钟信号走高，暂时将所述第一存储器访问请求存储在缓冲器中；以及响应于用控制电路检测到所述第二时...

【专利技术属性】
技术研发人员：D·刘易斯，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：