调度器、多核处理器系统以及调度方法技术方案

本发明专利技术涉及调度器、多核处理器系统以及调度方法。如左侧的多核处理器系统（100）那样，在由各CPU同时执行被设定同一优先级的能够并行执行的处理的情况下，调度器（110）从访问速度快的存储器区域开始优先配置高优先级的处理的共享数据。另一方面，如右侧的多核处理器系统（100）那样，在由各CPU同时执行优先级不同的能够并行执行的处理的情况下，调度器（110）也与左侧的多核处理器系统（100）同样地，配置被设定为高优先级的处理的共享数据。之后，调度器（110）向剩余的存储器配置被设定为低优先级的任务（＃2）以及任务（＃3）的共享数据。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及通过由多个核进行的并行处理来进行多任务处理时的。
技术介绍
自以往，作为储存处理器执行处理时所利用的数据的存储器区域，就采用了高速缓冲存储器、主存储器、文件系统这样的分级存储器构成。对于分级存储器构成而言，为了提高访问数据的访问速度，期待系统的高速化。在分级存储器构成的情况下，与其他的存储器相比高速地进行动作的高速缓冲存储器的存储器容量是有限的，所以使用LRU (LeastRecently Used :最近最少使用算法)等算法对储存在高速缓冲存储器中的数据进行切换(例如，参照下述专利文献I。)。另外，近几年，具备多个处理器的多核处理器系统被广泛采用。多核处理器系统通过各处理器并行执行任务，所以能够大幅提高处理性能(例如，参照下述专利文献I。)。另一方面，在多核处理器系统并行执行任务的情况下，在改写各处理器的高速缓冲存储器上的数据时，需要进行使其他处理器的高速缓冲存储器上的数据同步的处理。作为数据的同步方法，具体而言，可举出用于获取处理器间的高速缓冲存储器一致性的机构、即监听高速缓冲存储器机构。监听高速缓冲存储器机构在改写高速缓冲存储器上的、某个处理器与其他处理器共享的数据时进行动作。高速缓冲存储器上的数据的改写由搭载在其他的处理器的高速缓冲存储器上的监听控制器检测。而且，监听控制器经由高速缓冲存储器间的总线，将改写后的新值反映给其他的处理器的高速缓冲存储器(例如，参照下述专利文献2。)。另外，在嵌入式系统中也要求多个应用程序并行执行，提供了一种用于能实现并行执行的技术。具体而言，公开有利用分时等切换在一个处理器上执行的任务的多任务处理、在多个处理器上执行多个任务的分散处理、组合这些处理之后的处理(例如，参照下述专利文献3。)。专利文献1:日本特开平6 - 175923号公报专利文献2 日本特开平10 - 240698号公报专利文献3 :日本特开平11 - 212869号公报但是，在多核处理器系统的情况下，有时由多个处理器执行并行任务时所需要的高速缓冲存储器间的同步处理、由于执行多任务处理而产生的频繁的高速缓冲存储器的改写会成为性能降低的原因。图20是表示多核并行处理中的监听的动作例的说明图。在多核处理器系统2000的情况下，在多核(例如，如图20的CPU # OXPU # I)中，进行各CPU同时执行处理的并行处理。而且在并行处理中，特别是在各CPU上同时执行使用共同数据的任务的情况下，若改写了一方高速缓冲存储器(例如，高速缓冲存储器LI $ O和高速缓冲存储器LI $1中的任意一方)上的数据，则由监听120进行同步处理。具体而言，若通过CPU# O改写了配置在高速缓冲存储器LI $ O上的数据中的变量a的值，则监听120经由总线改写高速缓冲存储器LI $1的变量a的数据。若监听120对数据的改写频繁地产生，则连接高速缓冲存储器LI $0与高速缓冲存储器LI $ I的总线产生混乱，结果会引起性能恶化。进一步来说，由于频繁改写处理的产生，总线事务(Bus transaction)增加。并且,频繁改写处理的产生占用监听120的总线。在这样的状态下，在产生了具有实时制约的其他进程的执行请求的情况下，会阻碍具有实时制约的其他进程访问高速缓冲存储器，所以有可能造成严重的性能问题。图21是表示多任务处理中的高速缓冲存储器改写例的说明图。在多核处理器系统2000进行多任务处理的情况下，根据任务的执行状况来进行切换成为执行对象的任务的任务切换。例如，在图21中，多核处理器系统2000将任务# O 任务# 2设为对象并进行多任务处理。而且，如图21的左侧，假设在由CPU # O执行任务# O、由CPU # I执行任务# 2的状态下，产生了任务切换。如图21的右侧那样，由于产生任务切换，由CPU # O执行的任务从任务# O切换到任务# I。若切换成为执行对象的任务，则配置在高速缓冲存储器LI$0上的数据的内容也从任务# O所利用的数据改写为任务# I所利用的数据。在改写了配置在高速缓冲存储器LI $0的数据后，返回到在改写以前执行过的处理的执行的情况下，CPU # O需要再次从存储器140读出任务# O所利用的数据。即使由于产生任务切换从而改写了配置在成为对象的高速缓冲存储器上的数据，之后CPU不利用被配置在高速缓冲存储器上的数据的情况也较多。这样存在如下的问题，即没有再利用性的数据的改写处理对于利用高速缓冲存储器的CPU来说成为性能恶化的原因。
技术实现思路
本公开技术为了消除上述的现有技术的问题点，其目的在于提供一种即使在执行并行处理以及多任务处理的情况下，也能够提高高速缓冲存储器的利用效率并提高多核处理器系统的处理能力的。为了解决上述的课题并实现目的，在本公开技术中，判断分配至多核处理器的各处理器并执行的处理组中被分配至上述各处理器的执行对象处理的优先级是否为阈值以上，将上述执行对象处理中被判断为是上述阈值以上的优先级的高优先级的执行对象处理在执行时所访问的数据，配置到执行上述高优先级的执行对象处理的各处理器的高速缓冲存储器，将上述执行对象处理中被判断为不是上述阈值以上的优先级的低优先级的执行对象处理在执行时所访问的数据，配置到比上述各处理器的高速缓冲存储器访问速度慢的其他存储器区域，在上述多核处理器中的一处理器中产生了访问在上述其他存储器区域配置的数据的访问请求的情况下，将配置在上述其他存储器区域的数据配置到上述一处理器的高速缓冲存储器。根据本，起到即使在执行并行处理以及多任务处理的情况下，也能够提高高速缓冲存储器的利用效率并提高多核处理器系统的处理能力的效果。附图说明图1是表示本实施方式所涉及的调度处理的一个例子的说明图。图2是表示分级存储器构成的一个例子的说明图。图3是表示多任务处理的一个例子的说明图。图4是表示通常的高速缓冲存储器一致性处理的顺序(其I)的说明图。图5是表示通常的高速缓冲存储器一致性处理的顺序(其2)的说明图。图6是表示通常的高速缓冲存储器一致性处理的顺序(其3)的说明图。图7是表示通常的高速缓冲存储器一致性处理的顺序(其4)的说明图。图8是表示低优先级并行任务中的高速缓冲存储器一致性处理的顺序的说明图。图9是表示调度器的功能性构成的框图。图10是表示共享数据的配置处理的顺序的流程图。图11是表示任务表创建处理的顺序的流程图。图12是表示任务表的数据构造例的数据表。图13是表不任务表的设定例的数据表。图14是表不任务执行处理的顺序(其I)的流程图。图15是表不任务执行处理的顺序(其2)的流程图。图16是表不任务执行处理的顺序(其3)的流程图。图17是表不任务执行处理的顺序(其4)的流程图。图18是表示同一优先级的并行任务的执行例的说明图。图19是表示优先级不同的并行任务的执行例的说明图。图20是表示多核的并行处理中的监听的动作例的说明图。图21是表示多任务处理中的高速缓冲存储器改写例的说明图。具体实施例方式以下参照附图，对本专利技术所涉及的的优选实施方式进行详细说明。图1是表示本实施方式所涉及的调度处理的一个例子的说明图。在本实施方式中，利用多核处理器系统100所具备的多个处理器，能够并行执行多个处理。因此，在多核处理器系统100中，能够从应用程序中提取能够并行执行的处理本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种调度器，其特征在于， 使下述多核处理器内的特定处理器执行如下步骤: 判断步骤，判断分配至多核处理器的各处理器并执行的处理组中被分配至所述各处理器的执行对象处理的优先级是否为阈值以上； 第I配置步骤，将通过所述判断步骤在所述执行对象处理中判断为是所述阈值以上的优先级的高优先级的执行对象处理在执行时所访问的数据，配置到执行所述高优先级的执行对象处理的各处理器的高速缓冲存储器中； 第2配置步骤，将通过所述判断步骤在所述执行对象处理中判断为不是所述阈值以上的优先级的低优先级的执行对象处理在执行时所访问的数据，配置到比所述各处理器的高速缓冲存储器访问速度慢的其他的存储器区域；以及 第3配置步骤，当在所述多核处理器中的一处理器中产生了访问配置在所述其他的存储器区域的数据的访问请求的情况下，将配置在所述其他的存储器区域的数据配置到所述一处理器的高速缓冲存储器。2.根据权利要求1所述的调度器，其特征在于， 在所述第I配置步骤中， 当在所述执行对象处理中不存在由所述判断步骤判断为是所述阈值以上的优先级的所述高优先级的执行 对象处理的情况下，将所述执行对象处理中的所述低优先级的执行对象处理在执行时所访问的数据，配置到执行所述低优先级的执行对象处理的各处理器的高速缓冲存储器。3.根据权利要求1所述的调度器，其特征在于， 在所述第I配置步骤中， 禁止由其他的数据覆写在执行所述高优先级的执行对象处理的各处理器的高速缓冲存储器中配置的、所述高优先级的执行对象处理在执行时所访问的数据，直到所述高优先级的执行对象处理执行结束为止。4.根据权利要求1所述的调度器，其特征在于， 当通过所述判断步骤来判断所述执行对象处理的优先级是否是阈值以上时，使所述特定处理器执行确定所述多核处理器的各处理器的高速缓冲存储器中的可改写区域的容量的确定步骤， 在所述第I配置步骤中， 在通过所述确定步骤确定出的可改写区域的容量比所述高优先级的执行对象处理在执行时所访问的数据的容量小的情况下，按照该数据中更新频率从高到低的数据的顺序来配置在所述高速缓冲存储器中可配置的容量， 在所述第2配置步骤中， 将无法通过所述第I配置步骤配置到所述高速缓冲存储器的数据，配置到所述其他的存储器区域。5.根据权利要求4所述的调度器，其特征在于， 在所述第I配置步骤中， 在通过所述确定步骤确定出的可改写区域的容量比所述高优先级的执行对象处理在执行时所访问的数据的容量大的情况下，按照所述高优先级的执行对象处理在执行时所访问的数据的配置结束之后、所述低优先级的执行对象处理在执行时所访问的数据中的更新频率从高到低的数据的顺序，配置在所述...

【专利技术属性】
技术研发人员：山内宏真，山下浩一郎，铃木贵久，栗原康志，
申请(专利权)人：富士通株式会社，
类型：
国别省市：