本发明专利技术提出的一种新型高速数传接收机，旨在提供一种功能强大、通用性强，按模块化设计的数传接收机。本发明专利技术提供下述技术方案予以实现：在模拟部分，DDS产生可变时钟给ADC采样,ADC采样后的高速数据流送入数字部分中的数据分配器DMUX降速，把并行ADC数据流送入解调FPGA1进行解调，解调后的数据通过译码FPGA2实时译码，输出到FPGA3协议处理打包，FPGA3通过光电转换模块送入数据记录设备存储，将打包数据输出到远控中心，DSP接收主机监控程序下发的各种控制命令，在线对解调FPGA1和译码FPGA2的程序动态加载，将频率控制字写入FPGA3对应的DDS频率控制字寄存器中，FPGA3将DSP发出的更新命令转换成DDS对应的控制时序，产生相应的采样时钟通过滤波器送入ADC进行采样。
【技术实现步骤摘要】
本专利技术涉及一种为各类星载、机载有效载荷所产生的数据提供传输通路，完成高速数据的解调和译码、实现高速信息获取的地面接收设备。
技术介绍
早在20世纪80年代，一些国家就开展了各种侦察卫星、军事卫星、资源探测卫星、高分辨率对地观测卫星，IOOMbps的高速数传系统研制，到目前为止，美国NASA已有包括6颗在轨卫星和由第一代与第二代白沙地面站组成的白沙综合站，并已提出了在21世纪初投入使用的第二代跟踪与数据中继卫星系统(TDRSH，I，J)的计划。近年来随着高速数传技术应用领域的扩展，大气内的飞行器也加入了资料精确获取的任务。我国有效载荷技术正处于大发展时期，有效载荷应用日益广泛和深入，与之相对应，各类有效载荷对数据传输速率及传输质量的要求也越来越高，卫星应用的重要分支——通信广播卫星、移动通信卫星、数字音频广播卫星和遥感卫星等在我国近年来发展速度极快，市场需求也在不断地提高；超光谱图像、SAR图像、多仪器平台数据，是未来需要高速传输链路的主要对象。地面接收设备是卫星高速数传系统的重要组成部分，是完成高速数据传输的必需环节。目前，数字接收机已经从对基带信号进行A/D转换发展到了对中频IF信号甚至射频RF信号进行A/D转换。后续的信号解调也更加倾向于在可编程控制的通用硬件平台上，采用数字信号处理技术，通过软件加以实现。目前，国内主流地面解调设备处理的数据率都在300Mb/s以下，已不能满足日益增长的数据传输速率的要求，迫切需要一种高速通用地面解调设备，满足各种不同的应用需求。现在国内市场上可购买的高速数传接收设备大多都是单一接口，要么是I/Q两路模拟正交输入接口，要么是一路中频信号输入接口。另外，设备不支持采样率的在线更新和程序动态加载技术，通用性不强。
技术实现思路
本专利技术目的是针对上述现有技术的不足之处和市场需求，提供一种功能强大、通用性强，硬件和软件按照功能化模块化设计的全新通用高速数传接收机。为达到上述目的，本专利技术提出的一种高速数传接收机，包括模拟部分和数字部分，其特征在于:在模拟部分，由直接数字式频率合成器DDS产生可变的采样时钟供给高速模数转换器ADC采样，采样后的高速数据流送入数字部分中的数据分配器DMUX降速，把并行ADC数据流送入可编程门阵列解调FPGAl进行解调，解调后的数据通过译码FPGA2对不同的编码数据源进行实时译码，输出译码数据到FPGA3协议处理打包，FPGA3通过光电转换模块将打包数据经过光纤送入数据记录设备进行存储或DSP集成的千兆以太网将打包数据输出到远控中心，DSP通过集成的PCI总线接收主机监控程序下发的各种控制命令，在线对解调FPGAl和译码FPGA2的程序进行动态加载，将不同采样参数对应的频率控制字写入FPGA3对应的DDS频率控制字寄存器中，DSP发出频率更新命令，FPGA3将更新命令转换成DDS对应的控制时序，产生相应的采样时钟通过滤波器送入ADC进行采样。本专利技术相比于现有技术具有如下有益效果: 本专利技术提出了一种DSP实现CPCI总线的高速数传通用接收机实现方案。该设计兼容I/Q基带和中频信号输入接口，利用ADC采样率在线设置和程序动态加载技术，可实时完成对不同码速率和不同调制编码方式数据源的解调译码。本专利技术在模拟处理部分提供两种高速ADC的采样接口，一种是单通道的中频信号输入接口，可以用在FPGA实现数字下变频的全数字接收机中。另外一种是具有I/Q两路接口，可以应用在具有模拟正交下变频器的信道条件下。为了满足不同数据速率的解调，能提供相应的ADC采样时钟，ADC的采样时钟可以通过在线设置，最大提供1.6GHz正弦采样时钟。在数字处理部分中，为满足通用性设计要求，解调和译码提供独自专用的超大规模可编程门阵列(FPGA)，解调用的FPGA和译码用的FPGA采用动态加载技术可以在线实现需要的功能。利用DSP集成的外围部件互连PCI总线取代常用的PCI桥片(PLX9054或PLX9656)实现与主机的PCI通信，简化了设计，降低了功耗，同时DSP采用C语言模块化编程，增加了灵活性和通用性。本专利技术利用DSP的1000M以太网接口，可以方便将译码后的数据通过网络进行远距离传输，传输协议(TCPIP/UDP等)可以通过主机监控程序在线设置。利用FPGA3的高速GTP (G比特收发端口)模块，可以将译码的数据通过光纤进行传输，代替传统的差分数据传数，传输距离远，抗干扰性强，最大传输速率达3.125Gbps。模拟输入接口灵活。本专利技术在模拟电路采用超高速ADC，利用器件自身具有两个采集通道，单通道最大工作在1GHz，双通道最大工作在2GHz，在设计中利用这两个通道，可以方便和单通道的中频信号接口，也可以和常用的模拟正交下变频器连接，通用性强，灵活性好。ADC采样率灵活。本专利技术通过DSP接收主机监控程序下发的采样参数，将采样参数对应的频率控制字写入FPGA3中对应的DDS频率控制字寄存器中，DSP发出频率更新命令，FPGA3将更新命令转换成DDS对应的控制时序，即可在线实现ADC采样所需频率的正弦波，DDS产生的正弦波信号通过滤波器后送给ADC进行采样。输出接口灵活。本专利技术的输出接口主要包括光纤和网络接口，光纤可以进行高速率的数据传输，最大传输速率为2.5Gbps，具有传输距离远，抗干扰强等特点。另外还可以通过DSP集成的千兆网口将数据转发送到远控中心。采用动态加载技术。硬件按照功能模块化设计，解调和译码专门使用独立的FPGA实现。为了实现通用化的设计，满足不同的应用需求，采样动态加载技术在线更新解调使用的解调FPGAl和译码使用的译码FPGA2的程序。DSP接收监控下发不同调制编码参数，选择对应的解调FPGA1、译码FPGA2程序进行加载。本专利技术通过使用动态加载技术，可以对不同的调制编码数据源进行实时解调译码。译码后的数据通过光纤送入数据记录设备或通过千兆以太网将译码后的数据输出到远控中心。通过动态加载技术解调FPGAl可以实时实现不同的调制数据解调(BPSK、QPSK, OQPSK, UQPSK等)，译码FPGA2可以实时实现不同的译码(维特比译码、巾贞同步、RS译码、Turbo译码、LDPC译码等)。功能强大。本专利技术的高速接收机设备功能强大，表现在以下几个方面: I)模拟输入接口灵活。本专利技术采用了超高速ADC和DDS构成模拟前端电路，利用ADC具有两个采集通道，可以工作在单通道中频接口或双通道的模拟正交下变频接口。DDS最大能产生1.6GHz的高速信号，经过滤波后送入ADC进行采样，采样率可以通过监控进行实时更新，产生相位连续的正弦采样信号，通过优化的电路设计和高速仿真处理，ADC的采样有效位数为7bit，达到此芯片的最佳性能。2)大规模的解调FPGAl实现解调功能。本专利技术采用硬件按功能模块划分，解调FPGAl主要实现解调功能。解调FPGAl接收DMUX送入的并行ADC数据流，在内部并行化处理，实现载波相位消旋，载波同步、位同步、锁定指示和信道均衡等功能模块。解调FPGAl对接收到的采样数据进行解调信号处理，包括对残留的多普勒频率处理的并行消旋、并行载波恢复、锁相环辅助捕获和环路滤波器、位同步信息提取、匹配滤波和信道均衡及锁定指示，可以完成BPSK、QPSK、本文档来自技高网...
【技术保护点】
一种高速数传接收机，包括模拟部分和数字部分，其特征在于：在模拟部分，直接数字频率合成器DDS产生可变的采样时钟供给高速模数转换器ADC采样，采样后的高速数据流送入数字部分中的数据分配器DMUX降速，把并行ADC数据流送入可编程门阵列解调FPGA1进行解调，解调后的数据通过译码FPGA2对不同的编码数据源进行实时译码，输出译码数据到FPGA3协议处理打包，FPGA3通过光电转换模块，将打包数据经过光纤送入数据记录设备进行存储或DSP集成的千兆以太网将打包数据输出到远控中心，DSP通过集成的PCI总线接收主机监控程序下发的各种控制命令，在线对解调FPGA1和译码FPGA2的程序进行动态加载，将不同采样参数对应的频率控制字，写入FPGA3对应的DDS频率控制字寄存器中，DSP发出频率更新命令，FPGA3将更新命令转换成DDS对应的控制时序，产生相应的采样时钟通过滤波器送入ADC进行采样。
【技术特征摘要】
1.一种高速数传接收机，包括模拟部分和数字部分，其特征在于:在模拟部分，直接数字频率合成器DDS产生可变的采样时钟供给高速模数转换器ADC采样，采样后的高速数据流送入数字部分中的数据分配器DMUX降速，把并行ADC数据流送入可编程门阵列解调FPGAl进行解调，解调后的数据通过译码FPGA2对不同的编码数据源进行实时译码，输出译码数据到FPGA3协议处理打包，FPGA3通过光电转换模块，将打包数据经过光纤送入数据记录设备进行存储或DSP集成的千兆以太网将打包数据输出到远控中心，DSP通过集成的PCI总线接收主机监控程序下发的各种控制命令，在线对解调FPGAl和译码FPGA2的程序进行动态加载，将不同采样参数对应的频率控制字，写入FPGA3对应的DDS频率控制字寄存器中，DSP发出频率更新命令，FPGA3将更新命令转换成DDS对应的控制时序，产生相应的采样时钟通过滤波器送入ADC进行采样。2.如权利要求1所述的高速数传接收机，其特征在于:在模拟处理部分，ADC采样接口兼容IQ两路输入接口和中频一路输入接口。3.如权利要求1所述的高速数传接收机，其特征在于:模拟部分的模拟处理电路主要由能实时设置ADC的采样速率和采样模式，兼容模数混合输入和全数字输入接口，最高能实现1.6GHz的超高采样ADC、DDS和宽带滤波器组成。4.如权利要求1所述的高速数传接收机,其特征在于:DDS产生的正弦波采样时钟信号通过宽带滤波器，滤除带外杂散送给ADC进行采样，ADC采样的时钟经过数据分配器DMUX降速后，ADC采集的并行ADC数据流送入可编程门阵列解调FPGAl进行高速并行解调。5.如权利要求1所述的高速数传接收机，其特征在于:两个DMUX根据ADC的采样频率，在线配置为1:2或1:4，若采样率高，配置为1:4模式，若采样率低，配置为1:2模式。6.如权利要...
【专利技术属性】
技术研发人员：刘进军，杜瑜，
申请(专利权)人：中国电子科技集团公司第十研究所，
类型：发明
国别省市：
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