本发明专利技术公开了多通道抗干扰数字采样装置，包括：一若干个多路并行的ADC构成的模数转换器组，以及与模数转换器组连通的FPGA，所述模数转换器组将多通道并行射频前端接收的多通道并行的模拟信号，转换为可供FPGA处理的数字信号，所述模数转换器组还连通一为ADC提供可调延迟的采样时钟信号的时钟芯片，所述时钟芯片的采样时钟信号分为多路并行输出给ADC芯片。该装置在16位ADC的基础上，采用超低抖动的采样时钟来达到其动态范围的最大化，同时一个多通道输出的延迟可变时钟芯片来保证每路采样时钟的一致性，装置灵活性高，结构简单，具有较高的同步性及较高的动态范围。
【技术实现步骤摘要】
本专利技术涉及一种多通道抗干扰数字采样装置，应用于北斗卫星导航多通道的抗干扰设计。
技术介绍
现有的卫星导航抗干扰处理系统核心的指标就是干信比的要求，而其硬件设计最核心是部分就是数字处理部分的硬件设计。首先要想达到更高干信比要求就需要数字处理部分ADC (模数转换器)的动态范围的性能更高，对于ADC选择，越高的动态范围就意味着ADC的有效位数越多。而目前技术而言，高位数的ADC要想使其动态范围达到最好的效果就需要其外部采样时钟具有地抖动的特性。其次，多路并行的数字采样电路其一致性越高后端数字处理的准确性就越高，每路之间采样时钟的一致性就需要较高的要求，通道数越多一致性就越难保证。本专利技术重点针对ADC的高动态性及其采样时钟的低抖动，多通道并行的高一致性要求进行设计。相比现有多数设计，本方案能够做到较高的干信比，同时多个通道间采样时钟能做到零延时的高一致性，其性能优势明显。
技术实现思路
为了克服ADC采样动态范围的不足，提供一种多通道抗干扰数字采样装置，该装置在16位ADC的基础上，采用超低抖动的采样时钟来达到其动态范围的最大化，同时一个多通道输出的延迟可变时钟芯片来保证每路采样时钟的一致性，装置灵活性高，结构简单，具有较高的同步性及较高的动态范围。多通道抗干扰数字采样装置，包括一若干个多路并行的ADC构成的模数转换器组，以及与模数转换器组连通的FPGA，所述模数转换器组将多通道并行射频前端接收的多通道并行的模拟信号，转换为可供FPGA处理的数字信号，所述模数转换器组还连通一为ADC提供可调延迟的采样时钟信号的时钟芯片，所述时钟芯片的采样时钟信号分为多路并行输出给ADC芯片。在本专利技术的优选的一个实施例中，所述时钟芯片的输入端连接一恒温晶振，为所述时钟芯片提供参考基准频率。在本专利技术的优选的一个实施例中，每个采样时钟信号进入每个ADC的延迟通过设置时钟芯片的参数做到各通道相互间小于Ins的延迟。在本专利技术的优选的一个实施例中，所述恒温晶振为IOM恒温晶振。通过上述技术方案，本专利技术的有益效果是使用多路并行的AD9265，16位的ADC高采样速率芯片，由IOM恒温晶振加9250多路输出的时钟芯片产生可调延迟，低抖动的高质量的采样时钟信号提供给ADC进行数据转换。使ADC的信噪比达到了其性能的较高值，即高动态范围，这样在系统前端射频增益一定的情况下，就能够保证较大的干信比。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术的工作原理图。图2为本专利技术的时钟抖动与信噪比的关系图。具体实施例方式为了使本专利技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本专利技术。结合图1该装置主要有3部分组成10M的恒温晶振、低抖动的多路输出时钟芯片9520、AD9265高采样速率的16位ADC芯片。每一部分功能如下IOM恒温晶振提供整个系统的参考基准频率。9520时钟芯片将IOM恒温晶振产生的参考基准变换为ADC芯片采样需要的频率，并分为多路并行输出给ADC芯片。AD9265 :将射频前端接收的多通道并行的模拟信号，转换为可供FPGA(现场可编程门阵列)处理的数字信号。下面结合参照图1对本方案做详细叙述。步骤一采用恒温晶振产生抖动在300fs左右的IOM参考信号，进入到9520的时钟芯片。步骤二 通过芯片内部的设置产生62M的采样时钟信号，该芯片附加了一个200fs左右的时钟抖动，是的最终输出的信号抖动值在O. 5ps左右，通过芯片内部将时钟信号分为12路同时输出，12路时钟分别进入12个ADC内部，设置9520可将12路时钟之间的延迟全部同步,这样12个ADC就可以用同样的时序去采集数据，最终保持了 12路数据的高同步性。步骤三AD9265根据时62M的采样时钟将射频前端输入的模拟信号转换为数字信号，将数字信号传送给FPGA。参考图2可以看出，低的时钟抖动，明显提高了 ADC的信噪比，即使ADC的动态范围达到较高性能，在O. 5ps抖动的62M时钟可使ADC的信噪比达到77dB，这就说明在前端射频增益一定的情况下，ADC可以量化的最大干扰信号能够比最小卫星信号高77dB，相对抖动差的时钟来说明显提高了干信比。本专利技术的工作原理恒温晶振产生的信号，其抖动至为fs级别，进入9250时钟芯片后产生62M的采样时钟信号，并且在时钟芯片内部分成多路相同的时钟信号分别输出，提供给ADC进行数据采样使用，每个采样时钟信号进入每个ADC的延迟可以通过设置芯片参数做到各通道相互间小于Ins的延迟，保证了其较高的一致性。同时采样时钟超低的抖动使ADC的信噪比达到了其性能的较高值，即高动态范围，这样在系统前端射频增益一定的情况下，就能够保证较大的干信比。以上显示和描述了本专利技术的基本原理和主要特征和本专利技术的优点。本行业的技术人员应该了解，本专利技术不受上述实施例的限制，上述实施例和说明书中描述的只是说明本专利技术的原理，在不脱离本专利技术精神和范围的前提下，本专利技术还会有各种变化和改进，这些变化和改进都落入要求保护的本专利技术范围内。本专利技术要求保护范围由所附的权利要求书及其等效物界定。本文档来自技高网...
【技术保护点】
多通道抗干扰数字采样装置，其特征在于，包括：一若干个多路并行的ADC构成的模数转换器组，以及与模数转换器组连通的FPGA，所述模数转换器组将多通道并行射频前端接收的多通道并行的模拟信号，转换为可供FPGA处理的数字信号，所述模数转换器组还连通一为ADC提供可调延迟的采样时钟信号的时钟芯片，所述时钟芯片的采样时钟信号分为多路并行输出给ADC芯片。
【技术特征摘要】
1.多通道抗干扰数字采样装置，其特征在于，包括: 一若干个多路并行的ADC构成的模数转换器组， 以及与模数转换器组连通的FPGA，所述模数转换器组将多通道并行射频前端接收的多通道并行的模拟信号，转换为可供FPGA处理的数字信号， 所述模数转换器组还连通一为ADC提供可调延迟的采样时钟信号的时钟芯片，所述时钟芯片的采样时钟信号分为多路并行输出...
【专利技术属性】
技术研发人员：赵铮，
申请(专利权)人：陕西北斗恒通信息科技有限公司，
类型：发明
国别省市：
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