带隙基准电路制造技术

一种带隙基准电路，包括：基准电路，所述基准电路包括两个双极型晶体管，用于根据两个双极型晶体管基极-发射极电压的差值产生具有正温度系数的第一基准电压；偏置电路，用于为所述基准电路提供偏置电流，所述偏置电路包括第三NMOS晶体管，所述第三NMOS晶体管确保在电源电压升高时提供给基准电路各分支的偏置电流相等；加和电路，用于产生具有负温度系数的第二基准电压，并将所述第二基准电压和所述第一基准电压相加产生带隙基准电压。本发明专利技术的带隙基准电路适用于宽电源电压范围的应用。

【技术实现步骤摘要】

本专利技术涉及集成电路领域，尤其涉及一种带隙基准电路。
技术介绍
随着半导体技术和便携式电子产品的发展，对低功耗、高电源电压范围的基准电压源的需求大大增加，也导致带隙基准的设计要求有很大的提高。带隙基准可以产生与电源和工艺无关、具有确定温度特性的基准电压或基准电压。带隙基准的稳定性对整个系统的内部电源的产生，输出电压的调整等都具有直接且至关重要的影响。带隙基准电压必须能够克服制造工艺的偏差，系统内部电源电压在工作范围内的变化以及外界温度的影响。随着系统精度的提高，对基准的温度、电压和工艺的稳定性的要求也越来越高。在模/数转换器(ADC)、数/模转换器(DAC)、动态存储器(DRAM)、Flash存储器等集成电路设计中，低温度系数、低功耗、高电源抑制比(PSRR)的带隙基准设计十分关键。带隙基准电路的工作原理是根据硅材料的带隙电压与温度无关的特性输出低温漂、高精度的基准电压。但现有技术的带隙基准电路中，随着电源电压的变化，特别是在高电源电压的情况下，提供给带隙电压产生电路的偏置电流通常会产生变化，导致最终输出的基准电压不准确。其他有关带隙基准电路的信息还可以参考公开号为CN101470457A的中国专利申请，其公开了一种带隙基准电压发生电路。
技术实现思路
本专利技术技术方案解决的问题是现有技术的带隙基准电路输出的基准电压不准确。为解决上述问题，本专利技术技术方案提供了一种带隙基准电路，包括基准电路，所述基准电路包括两个双极型晶体管，用于根据两个双极型晶体管基极-发射极电压的差值产生具有正温度系数的第一基准电压；偏置电路，用于为所述基准电路提供偏置电流，所述偏置电路包括第一 PMOS晶体管、第二 PMOS晶体管、第一 NMOS晶体管、第二 NOMS晶体管和第三NMOS晶体管，所述第一 PMOS晶体管的源极和所述第二 PMOS晶体管的源极连接电源，所述第一 PMOS晶体管的栅极连接所述第二 PMOS晶体管的栅极和漏极，所述第一 PMOS晶体管的漏极连接第一 NMOS晶体管的漏极、第三NMOS晶体管的栅极、第一 NMOS晶体管的栅极和第二 NMOS晶体管的栅极，所述第三NMOS晶体管的漏极连接所述第二 PMOS晶体管的漏极，所述第三NMOS晶体管的源极连接所述第二 NMOS晶体管的漏极，所述第一 NMOS晶体管的源极和所述第二 NMOS晶体管的源极连接所述基准电路；加和电路，用于产生具有负温度系数的第二基准电压，并将所述第二基准电压和所述第一基准电压相加产生带隙基准电压。可选的，所述第三NMOS晶体管的阈值电压在负100毫伏到正300毫伏之间。可选的，所述基准电路包括第一 PNP晶体管、第一电阻和第二 PNP晶体管，所述第一 PNP晶体管的发射极连接所述第一 NMOS晶体管的源极，所述第一 PNP晶体管的基极和集电极接地；所述第一电阻的第一端连接所述第二 NMOS晶体管的源极，所述第一电阻的第二端连接所述第二 PNP晶体管的发射极；所述第二 PNP晶体管的基极和集电极接地。可选的，所述加和电路包括第三PMOS晶体管、第二电阻和第三PNP晶体管，所述第三PMOS晶体管的源极接电源，所述第三PMOS晶体管的栅极连接所述第一 PMOS晶体管的栅极、所述第二 PMOS晶体管的栅极和所述第二 PMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接所述第二电阻的第一端；所述第三PNP晶体管的发射极连接所述第二电阻的第二端，所述第三PNP晶体管的基极和集电极接地；所述第三PMOS晶体管的漏极和所述第二电阻的第一端输出所述带隙基准电压。可选的，所述第一 PNP晶体管的个数为1，所述第二 PNP晶体管的个数为4，所述第三PNP晶体管的个数为4。可选的，所述基准电路包括第一 NPN晶体管、第一电阻和第二 NPN晶体管，所述第一 NPN晶体管的基极和集电极连接所述第一 NMOS晶体管的源极，所述第一 NPN晶体管的发射极连接地；所述第一电阻的第一端连接所述第二 NMOS晶体管的源极，所述第一电阻的第二端连接所述第二 NPN晶体管的基极和发射极；所述第二 NPN晶体管的发射极接地。可选的，所述加和电路包括第三PMOS晶体管、第二电阻和第三NPN晶体管，所述第三PMOS晶体管的源极接电源，所述第三PMOS晶体管的栅极连接所述第一 PMOS晶体管的栅极、所述第二 PMOS晶体管的栅极和所述第二 PMOS晶体管的漏极，所述第三PMOS晶体管的漏极连接所述第二电阻的第一端；所述第三NPN晶体管的基极和集电极连接所述第二电阻的第二段，所述第三NPN晶体管的发射极接地；所述第三PMOS晶体管的漏极和所述第二电阻的第一端输出所述带隙基准电压。可选的，所述第一 NPN晶体管的个数为1，所述第二 NPN晶体管的个数为4，所述第三NPN晶体管的个数为4。可选的，所述电源的电压范围为1. 8伏特飞伏特。与现有技术相比，本专利技术技术方案具有以下优点本专利技术技术方案的带隙基准电路具有偏置电路中，所述偏置电路为所述基准电路提供偏置电流。所述偏置电路中包括第三NMOS晶体管，所述第三NMOS晶体管的漏极连接所述第二 PMOS晶体管的栅极和漏极，所述第三NMOS晶体管的栅极连接所述第一 PMOS晶体管的漏极和栅极，所述第三NMOS晶体管的源极连接所述第二 NMOS晶体管的漏极。现有技术中，在电源电压较高时，第二 NMOS晶体管的漏极电压远高于第一 NMOS晶体管的漏极电压，导致提供给所述基准电路两个双极型晶体管支路的偏置电流不同，最终导致基准电压不准确。而本技术方案中，增加了第三NMOS晶体管，所述第三NMOS晶体管处于导通状态，所述第三NOMS晶体管的栅源电压被钳制在与阈值电压大小相近。由于所述第三NMOS晶体管的阈值电压较低，所述第三NMOS晶体管的栅源电压较低，即所述第一NMOS晶体管漏极电压和所述第二 NMOS晶体管漏极电压的差值较小，所述第二 NMOS晶体管的漏极和衬底之间的漏电流也由于漏极电压的下降而减小。所述偏置电路提供给基准电路两个双极型晶体管支路的偏置电流基本相同，确保了最终输出的带隙基准电压准确。附图说明图1是现有技术的带隙基准电路的结构示意图；图2是本专利技术技术方案的带隙基准电路的结构示意图3是本专利技术实施例的带隙基准电路的结构示意图；图4是本专利技术实施例的带隙基准电路在不同电源电压下输出的带隙基准电压随温度变化的电路仿真曲线。具体实施例方式由
技术介绍
可知，电子设备中通常采用带隙基准电路产生稳定的带隙基准电压，但在带隙基准电路的电源电压较大时，导致带隙基准电路各分支的偏置电流不相等，影响带隙基准电压的准确性。本专利技术的专利技术人研究了现有技术的带隙基准电路。请参考图1，图1示出了现有技术的一种带隙基准电路的结构示意图，包括第一 PMOS晶体管PM11、第二 PMOS晶体管PM12、第三PMOS晶体管PM13、第一 NMOS晶体管匪11、第二 NMOS晶体管匪12、第一 PNP晶体管PQ11、第二 PNP晶体管PQ12、第三PNP晶体管PQ13、第一电阻Rll和第二电阻R12。所述第一 PMOS晶体管PMl1、第二 PMOS晶体管PM12和第三PMOS晶体管PM13的源极接电源VDD ;所述第一 PMOS晶体管PMll的栅极连接所述第二 PMOS晶体管PM1本文档来自技高网...

【技术保护点】
一种带隙基准电路，其特征在于，包括：基准电路，所述基准电路包括两个双极型晶体管，用于根据两个双极型晶体管基极?发射极电压的差值产生具有正温度系数的第一基准电压；偏置电路，用于为所述基准电路提供偏置电流，所述偏置电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NOMS晶体管和第三NMOS晶体管，所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极连接电源，所述第一PMOS晶体管的栅极连接所述第二PMOS晶体管的栅极和漏极，所述第一PMOS晶体管的漏极连接第一NMOS晶体管的漏极、第三NMOS晶体管的栅极、第一NMOS晶体管的栅极和第二NMOS晶体管的栅极，所述第三NMOS晶体管的漏极连接所述第二PMOS晶体管的漏极，所述第三NMOS晶体管的源极连接所述第二NMOS晶体管的漏极，所述第一NMOS晶体管的源极和所述第二NMOS晶体管的源极连接所述基准电路；加和电路，用于产生具有负温度系数的第二基准电压，并将所述第二基准电压和所述第一基准电压相加产生带隙基准电压。

【技术特征摘要】
1.一种带隙基准电路，其特征在于，包括:基准电路，所述基准电路包括两个双极型晶体管，用于根据两个双极型晶体管基极-发射极电压的差值产生具有正温度系数的第一基准电压；偏置电路，用于为所述基准电路提供偏置电流，所述偏置电路包括第一 PMOS晶体管、第二 PMOS晶体管、第一 NMOS晶体管、第二 NOMS晶体管和第三NMOS晶体管，所述第一 PMOS晶体管的源极和所述第二 PMOS晶体管的源极连接电源，所述第一 PMOS晶体管的栅极连接所述第二 PMOS晶体管的栅极和漏极，所述第一 PMOS晶体管的漏极连接第一 NMOS晶体管的漏极、第三NMOS晶体管的栅极、第一 NMOS晶体管的栅极和第二 NMOS晶体管的栅极，所述第三NMOS晶体管的漏极连接所述第二 PMOS晶体管的漏极，所述第三NMOS晶体管的源极连接所述第二 NMOS晶体管的漏极，所述第一 NMOS晶体管的源极和所述第二 NMOS晶体管的源极连接所述基准电路；加和电路，用于产生具有负温度系数的第二基准电压，并将所述第二基准电压和所述第一基准电压相加产生带隙基准电压。2.如权利要求1所述的带隙基准电路，其特征在于，所述第三NMOS晶体管的阈值电压在负100毫伏到正300毫伏之间。3.如权利要求1所述的带隙基准电路，其特征在于，所述基准电路包括第一PNP晶体管、第一电阻和第二 PNP晶体管，所述第一 PNP晶体管的发射极连接所述第一 NMOS晶体管的源极，所述第一 PNP晶体管的基极和集电极接地；所述第一电阻的第一端连接所述第二 NMOS晶体管的源极，所述第一电阻的第二端连接所述第二 PNP晶体管的发射极；所述第二 PNP晶体管的基极和集电极接地。4.如权利要求3所述的带隙基准电路，其特征在于，所述加和电路包括第三PMOS晶体管、第二电阻和第三PNP晶体管，所述第三PMOS晶体管的源极接电源，所述第三PM...

【专利技术属性】
技术研发人员：徐光磊，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：