用于扫描链的动态时钟域旁路制造技术

本发明专利技术涉及用于扫描链的动态时钟域旁路。一种集成电路包括：扫描测试电路以及利用该扫描测试电路进行测试的附加电路。该扫描测试电路包括至少一个扫描链，该扫描链具有：与相应的独立时钟域相关联的多个子链，以及被配置成选择性地旁路所述多个子链中的一个或更多个的时钟域旁路电路。该扫描链可配置在扫描移位操作模式中，以形成串行移位寄存器，该串行移位寄存器包括比全部子链少的子链，并且所述多个子链中的至少一剩余子链被时钟域旁路电路旁路，从而在扫描移位模式中不成为串行移位寄存器的一部分。通过选择性地旁路与特定时钟域相关联的扫描链的一部分，时钟域旁路电路用于减少扫描测试期间的测试时间和功耗。

【技术实现步骤摘要】
用于扫描链的动态时钟域旁路
技术介绍
集成电路通常被设计成结合方便对各种内部故障状态进行测试的测试电路。这种扫描测试电路典型地包括扫描链，其是被用于形成串行移位寄存器的触发器链，用于在针对集成电路的组合逻辑的输入部应用测试图案，并且用于读出对应结果。扫描链的多个触发器中的指定触发器可以被视为在此更通称为“扫描单元”的示例。在一种示例性的布置中，具有扫描测试电路的集成电路可以具有扫描移位操作模式和功能操作模式。可以使用标志来指示集成电路是处于扫描移位模式还是处于功能模式。在扫描移位模式中，扫描链的触发器被配置为串行移位寄存器。接着将测试图案移位到由扫描链的触发器形成的串行移位寄存器中。一旦将所希望的测试图案移入，就将扫描移位模式禁用并将集成电路设置在其功能模式中。在该功能操作模式期间产生的内部组合逻辑结果接着被扫描触发器链捕获。接着，随着新的测试图案被扫描输入，该集成电路再一次设置在其扫描移位操作模式中，以便允许所捕获的组合逻辑结果移出由扫描触发器所形成的串行移位寄存器。重复该处理，直到所有希望的测试图案被应用至集成电路。由于集成电路变得日益复杂，因而，开发出了扫描压缩技术，其减少了需要在测试给定集成电路时应用的测试图案的数量，并由此还减少了所需测试时间。然而，使用高水平的扫描压缩会不利地影响诊断确定性，即，用于将特定故障归因于组合逻辑内的一个确切的缺陷或一组缺陷的能力。结果，当利用扫描压缩时，在压缩水平与诊断确定性之间存在一种权衡。有关压缩扫描测试的附加细节在题名为“TestingaCircuitwithCompressedScanSubsets”的美国专利No.7831876中公开，该专利被共同受让于申请人，并通过引用包含于此。尽管如此，在压缩和非压缩扫描测试两者中，仍然需要进一步地减少测试时间，并且改进其它扫描测试性能参数，如扫描测试期间的集成电路功耗。
技术实现思路
本专利技术的说明性实施例通过选择性地旁路与时钟域相关联的扫描链中、针对指定测试图案不启用的一部分来提供扫描测试的实质性改进。通过选择性地旁路与特定时钟域相关联的扫描链的一部分，可以减少扫描测试期间的测试时间和功耗。在本专利技术的一个实施例中，一种集成电路包括：扫描测试电路和附加电路，该附加电路利用该扫描测试电路进行测试。该扫描测试电路包括至少一个扫描链，该扫描链具有与相应的独立时钟域相关联的多个子链，和被配置成选择性地旁路所述多个子链中的一个或更多个的时钟域旁路电路。该扫描链可配置在扫描移位操作模式中，以形成串行移位寄存器，该串行移位寄存器包括比全部子链少的子链，并且所述多个子链中的至少一个剩余子链被时钟域旁路电路旁路，从而在扫描移位模式中，不成为串行移位寄存器的一部分。更具体地说，该时钟域旁路电路可以被配置成旁路所述多个子链中的、被确定成在特定测试图案的捕获阶段停用的一个或更多个子链，使得时钟域旁路电路旁路所述多个子链中的、针对不同测试图案的不同子链。在一个或更多个说明性实施例中，该时钟域旁路电路包括多个时钟域旁路复用器和多个时钟域旁路寄存器，所述时钟域旁路寄存器存储用于向时钟域旁路复用器的相应选择线应用的相应控制值。每一个子链都可以与所述多个时钟域旁路复用器中的一个和所述时钟域旁路寄存器中的一个相关联。所述多个时钟域旁路复用器中的指定时钟域旁路复用器可以至少具有耦接至所述多个子链中的对应子链的输入部的第一输入部，和耦接至所述多个子链中的该对应子链的输出部的第二输入部，并且该指定时钟域旁路复用器被配置成响应于存储在其关联时钟域旁路寄存器中的控制值，选择性地旁路其对应子链。一个或更多个说明性实施例中的扫描测试电路还可以包括：解压器、压缩器以及多个扫描链，所述多个扫描链包括在解压器的相应输出部与压缩器的相应输入部之间彼此并行地设置的上述扫描链。扫描测试信号被应用至解压器的相应输入部。基于扫描测试信号，来自解压器的扫描测试输入数据被移位到扫描链中，以供在扫描测试中使用，并且指示扫描测试结果的扫描测试输出数据随后从扫描链移出，进入压缩器中。包括上述类型的时钟域旁路电路的扫描测试电路可以在一个或更多个说明性实施例中被配置成旁路针对指定测试图案停用的那些子链，由此，减少为将数据移入和移出对应扫描链所需的时钟周期数，其导致扫描测试期间的测试时间和功耗的减少。在不存在对集成电路面积需求或功能定时需求的任何显著负面影响的情况下提供了这些改进。测试图案可以按在其它常规测试生成工具中考虑时钟域旁路电路的操作和由此确定的希望扫描测试响应的方式来生成。附图说明图1是示出说明性实施例中的、包括测试器和进行测试的集成电路的集成电路测试系统的框图。图2例示了其中扫描测试电路的扫描链可以布置在图1的集成电路中的组合逻辑之间的方式的一个示例。图3是图2的扫描测试电路的多个时钟域扫描链的视图，并且从该图省略了其关联时钟域旁路电路。图4是图3的多个时钟域扫描链的、示出关联时钟域旁路电路的另一视图。图5示出了图4的时钟域旁路电路的时钟域旁路寄存器的一种可能的实现方式。图6是例示图4和5的时钟域旁路电路的操作的时序图。图7示出了图1的测试系统的一种可能的实现方式。图8是用于生成包括图4和5所示类型的时钟域旁路电路的集成电路设计的处理系统的框图。具体实施方式本专利技术的实施例在此结合示例性测试系统和对应集成电路进行例示，该集成电路包括用于支持对那些集成电路的附加电路的扫描测试的扫描测试电路。然而，应当理解，本专利技术的实施例可更一般性地用于任何测试系统或关联集成电路，其中，希望通过选择性地旁路扫描链的一部分而在扫描测试期间提供减少的测试时间和/或低功耗。图1示出了本专利技术的实施例，其中测试系统100包括测试器102和进行测试的集成电路104。集成电路104包括耦接至利用扫描测试电路106进行测试的附加内部电路108的扫描测试电路106。测试器102存储有与集成电路的扫描测试相关联的扫描数据110。这种扫描数据可以对应于由测试图案生成器112提供的测试图案。在其它实施例中，测试器102的至少一部分（如测试图案生成器112）可以被并入集成电路104中。另选的是，整个测试器102可以被并入集成电路104中。如图1所示的测试系统100的特定构造仅是示例性的，并且其它实施例中的测试系统100除了或代替特别示出的那些元件以外还包括其它元件，包括在这种系统的常规实现方式中普遍采用的类型的一个或更多个元件。例如，测试器102的各种元件或系统100的其它部件可以利用微处理器、中央处理单元（CPU）、数字信号处理器（DSP）、专用集成电路（ASIC）、现场可编程门阵列（FPGA）、或其它类型的数据处理装置，以及这些和其它装置中的一部分或组合（仅作为例示而没有限制地）来实现。本专利技术的实施例可以被配置成利用压缩或未压缩扫描测试，并且本专利技术在这点上不受限制。然而，图2所示说明性实施例主要在压缩扫描测试的背景下进行描述。下面，参照图2，集成电路104的一种可能的构造的一部分将更详细地示出。在该压缩扫描测试配置中，扫描测试电路106包括：解压器200、压缩器202、以及多个扫描链204-k，其中，k=1、2、...K。每一个扫描链204都包括多个扫描单元206，并且可被配置成作为集成电路104的扫描移位操作模式下的串行本文档来自技高网...

【技术保护点】
一种集成电路，包括：扫描测试电路；以及附加电路，所述附加电路利用所述扫描测试电路进行测试；所述扫描测试电路包括至少一个扫描链，所述扫描链具有与相应的独立时钟域相关联的多个子链；所述扫描测试电路还包括时钟域旁路电路，所述时钟域旁路电路被配置成选择性地旁路所述多个子链中的一个或更多个；其中，所述扫描链可配置在扫描移位操作模式中，以形成串行移位寄存器，所述串行移位寄存器包括比全部子链少的子链，并且所述多个子链中的至少一个剩余子链被所述时钟域旁路电路旁路，从而在扫描移位模式中，不成为串行移位寄存器的一部分。

【技术特征摘要】
2011.10.25 US 13/280,7971.一种集成电路，包括：扫描测试电路；以及附加电路，所述附加电路利用所述扫描测试电路进行测试；所述扫描测试电路包括至少一个扫描链，所述扫描链具有与相应的独立时钟域相关联的多个子链，其中所述多个子链彼此串联；所述扫描测试电路还包括时钟域旁路电路，所述时钟域旁路电路被配置成选择性地旁路所述多个子链中的一个或多个；其中，所述扫描链可配置在扫描移位操作模式中，以形成串行移位寄存器，所述串行移位寄存器包括比全部子链少的子链，并且所述多个子链中的至少一个剩余子链被所述时钟域旁路电路旁路，从而在扫描移位模式中，不成为串行移位寄存器的一部分，其中，所述时钟域旁路电路被配置成旁路多个子链中的、被确定成在特定测试图案的捕获阶段中停用的一个或多个子链；以及其中如果在所述捕获阶段对应时钟域保持停用，确定停用指定子链。2.根据权利要求1所述的集成电路，其中，所述时钟域旁路电路包括：多个时钟域旁路复用器；和多个时钟域旁路寄存器，其中，所述时钟域旁路寄存器存储用于向所述时钟域旁路复用器的相应选择线应用的相应控制值。3.根据权利要求2所述的集成电路，其中，所述多个时钟域旁路复用器中的指定时钟域旁路复用器至少具有耦接至所述多个子链中的对应子链的输入部的第一输入部，和耦接至所述多个子链中的所述对应子链的输出部的第二输入部，并且所述指定时钟域旁路复用器还被配置成响应于存储在其关联时钟域旁路寄存器中的控制值，选择性地旁路其对应子链。4.根据权利要求1所述的集成电路，其中，所述扫描测试电路还包括：解压器；压缩器；以及包括所述至少一个扫描链的多个扫描链，所述多个扫描链在所述解压器的相应输出部与所述压缩器的相应输入部之间彼此并行地布置，其中，所述扫描测试信号被应用至所述解压器的相应输入部；其中，来自所述解压器的扫描测试输入数据被移位到所述扫描链中，以供在扫描测试中使用；并且其中，指示扫描测试结果的扫描测试输出数据随后从所述扫描链移出，进入到所述压缩器中。5.一种集成电路，包括：扫描测试电路；以及附加电路，所述...

【专利技术属性】
技术研发人员：R·C·泰库玛拉，P·库玛，
申请(专利权)人：LSI公司，
类型：发明
国别省市：