一种低关断态电流晶体管电路制造技术

本发明专利技术公开了一种低关断态电流晶体管电路。此电路的第一晶体管、晶体管串串联，电路处于关断态时，负反馈作用可以减小关断态电流；同时，晶体管串中晶体管的体效应和负的栅极源极电压差也将减小关断态电流，从而实现低关断态电流。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路，特别涉及一种低关断态电流电路。
技术介绍
随着集成电路技术的飞速发展，集成电路的特征尺寸迅速减小，这带来了诸多优点，如增大集成电路的集成度、减小电路的时延、降低集成电路的成本等，但是这同时也带来了一些问题。一个较为普遍的问题是当集成电路的特征尺寸减小后，其中晶体管的阈值电压减小，这样当晶体管的栅极源极电压差为O、晶体管处于关断态时，晶体管的关断态电流增大。低功耗集成电路是近年快速发展的集成电路领域，特别是在工业控制、医疗等应用领域，低功耗集成电路有着广阔的发展前景。低功耗集成电路要求晶体管的关断态电流非常小，这样才不会影响其长达数月、甚至数年的待机时间。而集成电路的特征尺寸减小后，晶体管的关断态电流增大就和低功耗集成电路的需求产生了矛盾。一般情况下，可以通过增大晶体管的沟道长度L可以减小晶体管的关断态电流。如图1中常见的晶体管关断态电路，开关SI闭合导通时，NMOS晶体管NI的栅极和源极短路，其栅极和源极电压差为0，此时NMOS晶体管NI处于关断态；增大NMOS晶体管NI的沟道长度L，可以增大载流子在沟道区的漂移长度，从而减小NMOS晶体管NI关断态电流。但是，增大晶体管的沟道长度L势必造成晶体管尺寸的增大，进而造成集成电路总尺寸的增大，并增加集成电路的单片成本。
技术实现思路
本专利技术提出了一种低关断态电流晶体管电路。此电路中第一晶体管(100)和晶体管串(102)中所有晶体管的沟道长度总和Ltot和单一晶体管沟道长度L 一样时(即面积相等时)，此电路有着更低的关断态电流。为实现以上功能，本专利技术采取如下技术方案—种低关断态电流晶体管电路，如图2所示，包括第一晶体管(100)，其特征为栅极接节点(A)，源极和体区接节点(B)，漏极接节点(D);包括晶体管串(102)，其特征为晶体管串(102)的栅极接节点(A)，晶体管串(102)的源极接节点(D)，晶体管串(102)的漏极接节点(E);包括开关(104)，其特征为开关(104) —端接节点(A)、另一端接节点(B)，开关(104)的开关控制端为节点(C);节点(A)、节点(E)为本电路和其他电路的互连节点；节点(B)接公共端，公共端可以是电源VDD，也可以是地线。如图3所示，第一晶体管(100)可以由NMOS晶体管(200)来实现，也可以由PMOS晶体管(202)来实现。当第一晶体管(100)由NMOS晶体管(200)实现时，节点(B)接公共端地线；当第一晶体管(100)由PMOS晶体管(202)实现时，节点⑶接公共端电源VDD。如图4所示，晶体管串(102)可以由NMOS晶体管构成，也可以由PMOS晶体管构成，其类型由第一晶体管(100)的实现方式决定当第一晶体管(100)由NMOS晶体管(200)实现时，晶体管串(102)由NMOS晶体管构成；当第一晶体管(100)由PMOS晶体管(202)实现时，晶体管串(102)由PMOS晶体管构成。晶体管串(102)中晶体管的数目为I至8个，分别命名为第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管；晶体管串(102)中所有晶体管的栅极连接在一起，所有晶体管的体区连接在一起，第二晶体管的漏极接第三晶体管的源极、第三晶体管的漏极接第四晶体管的源极、第四晶体管的漏极接第五晶体管的源极、第五晶体管的漏极接第六晶体管的源极、第六晶体管的漏极接第七晶体管的源极、第七晶体管的漏极接第八晶体管的源极、第八晶体管的漏极接第九晶体管的源极；第二晶体管的源极为晶体管串(102)的源极，第二晶体管的栅极为晶体管串(102)的栅极，最后序号晶体管(如若晶体管串(102)含有6个晶体管，其最后序号晶体管即为第七晶体管)的漏极为晶体管串(102)的漏极。如图5所示，开关(104)可以由NMOS晶体管(300)来实现，也可以由PMOS晶体管(302)来实现，其实现方式由第一晶体管(100)的实现方式决定当第一晶体管(100)由NMOS晶体管(200)实现时，开关(104)由NMOS晶体管(300)来实现；当第一晶体管(100)由PMOS晶体管(202)实现时，开关(104)由PMOS晶体管(302)来实现。当开关(104)由NMOS晶体管(300)实现时，开关控制端为高电平时开关导通，开关控制端为低电平时开关断开；当开关(104)由PMOS晶体管(302)实现时，开关控制端为低电平时开关导通，开关控制端为高电平时开关断开。电路处于关断态时，第一晶体管(100)的栅极源极电压差为0，关断态电流IOFF流过第一晶体管(100)和晶体管串(102)，所以减小流过第一晶体管(100)的关断态电流和减小流过晶体管串(102)的关断态电流都可以减小关断态电流I0FF。关断态电流流过第一晶体管(100)，使其漏极源极电压差抬高，但由于第一晶体管(100)的漏极和晶体管串(102)的源极相连接，由于负反馈的作用，第一晶体管(100)的漏极电压抬高的幅度受到限制，从而可以减小流过第一晶体管(100)的关断态电流。从另一方面来讲，第一晶体管(100)的漏极电压升高，将使晶体管串(102)的栅极源极电压差变为负值，从而减小流过晶体管串(102)的关断态电流；同时，晶体管串(102)的体区、源极电压差也变为负值，而晶体管的体效应将增大晶体管串(102)中各晶体管的阈值电压，从而减小流过晶体管串(102)的关断态电流。本电路第一晶体管(100)和晶体管串(102)中所有晶体管的沟道长度总和为Ltot,图1常用晶体管关断态电路中单一晶体管沟道长度为L，即使Ltot和L相等(即面积相等)，本电路依然能减小关断态电流IOFF ;同时，在相同的关断态电流IOFF条件下，本电路第一晶体管(100)和晶体管串(102)中所有晶体管的沟道长度总和Ltot小于图1常用晶体管关断态电路中单一晶体管沟道长度L。本专利技术一种低关断态电流晶体管电路并不依赖于所采用的工艺类型，例如可以是标准CMOS工艺，可以是BiCMOS工艺，也可以是绝缘硅(SOI)工艺等。附图说明图1是常用的晶体管关断态电路。图2是本专利技术的一种低关断态电流晶体管电路。图3是本专利技术中第一晶体管(100)的实现方式。图4是本专利技术中晶体管串(102)的实现方式。图5是本专利技术中开关(104)的实现方式。图6是本专利技术的具体实施I。图7是本专利技术的具体实施2。具体实施例方式下面通过特定的具体实例说明本专利技术的实施方式，请参阅图6和图7。本领域的技术人员可以由本说明书所揭示的内容轻易的了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用。本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。图6是本专利技术的具体实施I。第一晶体管(100)由NMOS晶体管(200)实现，晶体管串(102)由NMOS晶体管(400)实现，开关(104)由NMOS晶体管(300)实现；晶体管(200)的源极和体区、NMOS晶体管(400)的体区接公共端地。第一晶体管(100)和NMOS晶体管(400)的沟道长度总和Ltot，图1常用晶体管关断态电路中单一晶体管沟道长度为L，即使Ltot和L相等，本电路依然能减小关本文档来自技高网...

【技术保护点】
一种低关断态电流晶体管电路，其特征为包括第一晶体管、晶体管串和开关；第一晶体管的栅极接晶体管串的栅极，第一晶体管的源极、第一晶体管的体区和晶体管串的体区接公共端，第一晶体管的漏极接晶体管串的源极，开关一端接第一晶体管的栅极、另一端接公共端，开关由开关控制端控制；第一晶体管的栅极、晶体管串的漏极为本电路和外部电路的互连节点，公共端可以是电源VDD或是地线。

【技术特征摘要】
1.一种低关断态电流晶体管电路，其特征为包括第一晶体管、晶体管串和开关；第一晶体管的栅极接晶体管串的栅极，第一晶体管的源极、第一晶体管的体区和晶体管串的体区接公共端，第一晶体管的漏极接晶体管串的源极，开关一端接第一晶体管的栅极、另一端接公共端，开关由开关控制端控制；第一晶体管的栅极、晶体管串的漏极为本电路和外部电路的互连节点，公共端可以是电源VDD或是地线。2.如权利要求1所述，第一晶体管、晶体管串串联，电路处于关断态时，负反馈作用可以减小关断态电流；同时，晶体管的体效应和负的栅极源极电压差也将减小关断态电流，从而实现低关断态电流。3.如权利要求1所述第一晶体管，可以由NMOS晶体管来实现，也可以由PMOS晶体管来实现。当第一晶体管由NMOS晶体管实现时，公共端为地线；当第一晶体管由PMOS晶体管实现时，公共端为电源VDD。4.如权利要求1所述晶体管串，可以由NMOS晶体管构成，也可以由PMOS晶体管构成，其类型由第一晶体管的实现方式决定当第一晶体管由NMOS晶体管实现时，晶体管串由NMOS晶体管构成；当第一晶体管由PMOS晶体管实现时，晶体管串由PMOS晶体管构成。5.如权利要求1所述晶体管...

【专利技术属性】
技术研发人员：苏强，奕江涛，
申请(专利权)人：广州慧智微电子有限公司，
类型：发明
国别省市：