半导体器件及其方法技术

本发明专利技术公开了半导体器件及其方法，具体而言，涉及一种横向扩散金属氧化物半导体（LDMOS）器件和与沟槽隔离相关联的器件、方法和技术。

【技术实现步骤摘要】
半导体器件及其方法本申请是申请日为2010年11月5日、申请号为201010534614.X、专利技术名称为“半导体器件及其方法”的分案申请。
技术介绍
横向扩散金属氧化物半导体（LDMOS）晶体管器件通常用于将集成电路连接到超过集成电路内部工作电压的高电源电压。通过弱化跨越晶体管栅极氧化物的电场，LDMOS器件结构保护晶体管的栅极电介质免受由于高电源电压造成的电介质击穿。通过另外还形成电场泄放结构的阻抗元件在“导通”状态和“截止”状态下执行电场的弱化。在“导通”状态下，经由阻抗元件的电压降来释放电场。在“截止”状态下，通过电场泄放结构来弱化电场。在片上系统（SoC）解决方案中，需要大量的LDMOS器件以向不同的电路部分提供不同的电源电压并隔离不同的电路部分，这样防止在高的和快速变化的电流供给过程中由于通过IR下降的电压振铃（ringing）和输电线中产生的感应电压造成的对电路性能的影响。因此LDMOS器件用作集成电路或SoC解决方案的功率管理单元电路部分。LDMOS器件的面积消耗主要由闪烁噪声，或者更一般而言，由低频噪声所确定。在线性区域（即，“导通”状态）中工作的LDMOS器件的电压噪声由（从源极延伸到晶体管反型沟道的末端的）第一部分和（从晶体管反型沟道的末端延伸到漏极接触的）第二部分引起的噪声给出。在晶体管反型沟道的末端和漏极接触之间的第二部分引起了LDMOS器件的总噪声中的较大量噪声。因此，希望降低第二部分的噪声。在第二部分中这种增加的噪声作用发源于与沟槽隔离结构相关联的陷阱电荷，其中沟槽隔离结构是在填充有一层或多层电介质材料的半导体衬底中蚀刻的沟槽。通过陷阱俘获移动电荷或者将陷阱电荷发射到承载移动电荷的LDMOS电流中，可取决于陷阱和移动电荷之间的距离。距离越远，电荷陷阱或者发射处理的概率也会越低。电介质材料和/或半导体与电介质的界面处的陷阱电荷对电流的移动电荷的影响可取决于陷阱电荷和移动电荷之间的距离。
技术实现思路
一种半导体器件，包括：在半导体衬底中的第一掺杂区域；沟槽隔离区域；以及位于所述第一掺杂区域和所述沟槽隔离区域之间的第二掺杂区域，其中所述沟槽隔离区域和所述第二掺杂区域至少部分地形成在所述第一掺杂区域中。优选地，所述第一掺杂区域具有与所述第二掺杂区域相反的导电类型。优选地，空间电荷区域在所述第二掺杂区域和所述第一掺杂区域之间延伸。优选地，所述沟槽隔离区域和所述第二掺杂区域完全形成在所述第一掺杂区域中。优选地，所述沟槽隔离区域包括噪声降低剂。优选地，所述噪声降低剂包括卤族元素或氘。优选地，所述沟槽隔离区域包括第一部分和第二部分，其中所述第一部分在所述半导体衬底和所述第二部分之间，至少所述第一部分包括所述噪声降低剂。优选地，所述半导体衬底包括基本衬底部分和器件衬底部分。优选地，所述器件衬底部分包括外延层。优选地，所述半导体器件是LDMOS器件。本专利技术还涉及一种半导体器件，包括：第一掺杂区域；沟槽隔离区域；以及在所述第一掺杂区域中并至少部分地包围所述沟槽隔离区域的第二掺杂区域，所述第一和第二掺杂区域具有相同的导电类型，所述第二掺杂区域具有比所述第一掺杂区域高的导电性。优选地，所述第二掺杂区域的峰浓度与所述沟槽隔离区域相隔至少10nm。优选地，所述半导体器件是LDMOS器件。优选地，至少部分所述第二掺杂区域与漏极接触区域相邻。优选地，至少部分所述第二掺杂区域直接与所述漏极接触区域相接触。本专利技术还涉及一种半导体器件，包括：掺杂区域；以及至少部分地在所述掺杂区域中的沟槽隔离区域，至少一部分所述沟槽隔离层包括噪声降低剂。优选地，所述噪声降低剂包括卤族元素或氘。优选地，所述噪声降低剂包括氯或氟。优选地，所述器件是LDMOS器件。本专利技术还涉及一种在横向扩散金属氧化物半导体（LDMOS）器件中形成沟槽隔离区域的方法，所述方法包括：在半导体衬底中形成掺杂区域；在所述掺杂区域中形成沟槽隔离区域，所述沟槽隔离区域或者所述沟槽隔离区域与所述掺杂区域之间界面中的至少一个被配置为降低LDMOS器件中的低频噪声。优选地，其中，形成沟槽隔离包括，形成具有小于5埃的表面粗糙度的沟槽表面。优选地，进一步包括，在所述沟槽区域中形成电介质层之前将噪声降低剂引入所述沟槽中。优选地，引入所述噪声降低剂包括等离子体掺杂处理。优选地，引入所述噪声降低剂包括离子植入处理。优选地，形成所述沟槽隔离区域包括，形成第一电介质部分和形成第二电介质部分，所述方法进一步包括，在形成所述第二电介质部分之前，将噪声降低剂引入所述第一电介质部分中。优选地，所述噪声降低剂包括氟。优选地，所述噪声降低剂包括氯。优选地，所述噪声降低剂包括氘。优选地，所述掺杂区域是第一导电类型，所述方法进一步包括，在形成所述沟槽隔离区域的第一部分之前，将噪声降低剂和与所示掺杂区域相反的导电类型的掺杂物引入所述掺杂区域中。优选地，所述掺杂区域是第一导电类型，所述方法进一步包括，在形成所述沟槽隔离区域的所述第一电介质部分之前，将与所述掺杂区域相反的导电类型的掺杂物引入所述掺杂区域中。优选地，形成所述沟槽隔离区域包括，在所述半导体衬底中蚀刻沟槽并在沟槽内形成至少一种电介质材料，所述方法进一步包括，在所述半导体衬底中蚀刻所述沟槽之后并且在形成所述电介质材料之前，在氩气中进行退火。优选地，形成所述沟槽隔离区域包括形成第一电介质部分和形成第二电介质部分，所述方法进一步包括，在形成所述沟槽隔离区域的所述第一电介质部分之前，在氢气或氘气中进行退火。优选地，形成所述沟槽隔离区域包括形成第一电介质部分和形成第二电介质部分，其中，所述沟槽隔离区域的所述第一电介质部分由使用Kr/O2等离子体的等离子体氧基氧化来形成。优选地，在沟槽区域中形成电介质之前，所述方法进一步包括：使用Kr/O2等离子体生长牺牲氧化物层；以及在将噪声降低剂引入所述沟槽区域中之后，除去牺牲氧化物层。优选地，形成所述沟槽隔离区域包括，形成第一电介质部分和形成第二电介质部分，所述方法进一步包括，在形成沟所述道隔离区域的所述第二电介质部分之前，在所述沟槽隔离区域的所述第一电介质部分上形成氮化物层。优选地，将噪声降低剂引入所述沟槽隔离区域中。本专利技术涉及一种包括沟槽的半导体器件，所述沟槽具有小于5埃的半导体表面粗糙度。优选地，所述器件是LDMOS器件。附图说明下面将参照附图对本专利技术作详细说明。在附图中，附图标记的最左侧数字表示该附图标记首次出现的附图。在说明书和附图中的不同情况下使用相同的附图标记可表示类似或者相同的项目。图1A是根据一个实施方式的包括在沟槽结构和n阱之间的空间电荷区域的诸如n型LDMOS器件的半导体器件的简化示意图。图1B是根据另一实施方式的诸如p型LDMOS器件的半导体器件的简化示意图。图2是在包括漏极接触的阱中具有低欧姆导电路径的诸如LDMOS器件的半导体器件的简化示意图。图3是与传统器件相比具有包括降低数量的陷阱的沟槽电介质的诸如LDMOS器件的半导体器件的简化示意图。图4是用于制造诸如LDMOS器件的半导体器件的流程图。图5A和图5B示出了根据本专利技术的某些实施方式将噪声降低剂引入沟槽侧壁中。具体实施方式这里描述的是诸如LDMOS的半导体器件的结构，以及形成诸如LDMOS器件的半导体器件的系统和方法。根本文档来自技高网...

【技术保护点】
一种包括沟槽的半导体器件，所述沟槽具有小于5埃的半导体表面粗糙度。

【技术特征摘要】
2009.11.06 US 12/614,3621.一种包括沟槽的横向扩散金属氧化物半导体器...

【专利技术属性】
技术研发人员：乔瓦尼·卡拉布雷塞，多玛格杰·西普拉克，沃尔夫冈·莫尔泽尔，乌韦·霍戴尔，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：