一种加速器高频数字低电平以太网通讯系统技术方案

本实用新型专利技术涉及加速器高频数字低电平通讯系统及其工作方式技术领域，尤其是涉及一种加速器高频数字低电平以太网通讯系统。包括Nios?II处理器模块、片上RAM/ROM存储器模块、Avalon-MM三态桥模块、通用异步接收/发送接口（UART）模块、定时器模块、PLL锁相环模块和DMA控制器模块，各模块之间采用Avalon总线相连接，其特点在于还包括与Avalon总线相连接的环路控制寄存器组模块和以太网控制器（MAC）模块。其采用服务器/客户端模式，通讯过程中采用字符串式数据包格式，实现了数字低电平控制系统和上位机之间的以太网通讯，通过运行在上位机的客户端，可以对数字低电平环路控制系统的各项参数进行在线远程设置和实时监测。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及加速器高频数字低电平通讯系统及其工作方式
，尤其是涉及一种用于加速器高频数字低电平系统以太网监控的以太网通讯系统。
技术介绍
在加速器运行中，高频低电平控制系统控制功率源的输出并自动调节高频腔的动态特性，保证各腔体中射频功率和相位的一致性，以建立正确相位与稳定强度的电场，实现对带电粒子的加速，加速电场的幅度和相位等参数需要根据实际情况可调。高频低电平控制系统主要包括下/下变频、检波、鉴相、比较、放大/衰减，移相、比例积分控制和滤波等环节，模拟低电平系统采用模拟电路技术，使用分立模拟器件，腔体幅度和相位的调节是通过调节模拟电压来实现，整个系统的用户接口主要是面板表头和旋钮。随着低电平控制系统指标要求的提高和数字技术的发展，数字低电平系统成为发展趋势，数字低电平系统采用数字电路技术，以现场可编程逻辑阵列(FPGA)和数字信号处理器(DSP)等高性能器件为核心。采用数字技术后，比较、鉴相、检波、比例积分控制算法和滤波电路等都在FPGA或DSP中实现，高频腔体电压幅度设置、相位设置以及控制环路参数设置通过通讯接口写入，系统状态量、腔体采样等都需要通过通讯接口读出，因此，数字低电平系统必须具备可靠的通讯系统来提供良好的用户接口，同时，为了便于和加速器上层控制系统联网通讯，数字低电平系统中集成以太网通讯系统是一种很好的选择。目前，基于FPGA的高频数字低电平以太网通讯系统，首先，存在系统主频低，本身处理速度慢；其次，需要自定义读写接口电路，要求在指令中显式包含地址信息，读写接口根据该地址进行寄存器地址译码和寻址，一方面，自定义接口工作不可靠，另一方面系统工作方式复杂；最后，现有网口传输速率多为10M/100M，传输速率低，不能满足使用要求，尤其是采用超导腔的高频低电平系统，要求通讯系统的处理速度快，网口传输速率高，同时系统接口可靠；现有技术无法满足使用要求。另一方面，由于高频数字低电平以太网通讯系统需要和上层或周围的网络对接，而周围有些早期建的以太网工作在低速10M，半双工状态，有些工作在100M，支持全双工，最新的则是1000M，存在兼容问题。
技术实现思路
本技术的目的在于解决现有技术中处理速度慢，网口传输速率低，统接口工作不可靠，系统工作方式复杂等缺陷，提供了一种加速器高频数字低电平以太网通讯系统，其可以实现高频数字低电平系统与上位机之间的以太网通讯，系统处理速度快，以太网接口信号少，传输速率高，支持自动协商功能，能够很好的与周围的网络兼容，读写接口模块简单可靠，系统工作方式简单，可以有效解决现有技术中存在的缺陷。为实现上述目的，本技术采取以下技术方案，所述的一种加速器高频数字低电平以太网通讯系统，包括Nios II处理器模块、片上RAM/R0M存储器模块、Avalon-MM三态桥模块、通用异步接收/发送接口(UART)模块、定时器模块、PLL锁相环模块和DMA控制器模块，各模块之间采用Avalon总线相连接，其特点在于还包括环路控制寄存器组模块和以太网控制器(MAC)模块，环路控制寄存器组模块和以太网控制器(MAC)模块与Avalon总线相连接。所述的通用异步接收/发送接口(UART)模块用于PC主机和Nios II系统间的串行通信，以及Nios II系统的仿真调试；所述的PLL锁相环模块用于提供系统时钟，系统工作时钟设计为IOOMHz ；所述的Nios II处理器模块中设置有指令缓存模块、数据缓存模块和JTAG调试模块，Nios II处理器配置为标准型CPU核(Nios II/s)，平衡于性能和尺寸，指令缓存配置为64Kb大小，数据缓存配置为2Kb大小，JTAG调试模块调试等级配置为Levell，所述的JTAG调试模块与JTAG接口相连。所述的Avalon-MM三态桥模块与Flash控制器模块和SDRAM控制器模块相连；系统复位地址设置在Flash控制器模块内，异常地址设置在SDRAM控制器模块内；所述的Flash控制器模块用于控制Nios II处理器模块中的Flash存储器，断电后存储系统程序；所述的SDRAM控制器模块用于控制Nios II处理器模块中的SDRAM存储器，系统上电后，系统程序从Flash中加载到SDRAM中执行，采用DDR2SDRAM控制器，内存时钟设计为200MHz，32位接口。所述的以太网控制器(MAC)模块型号为10/100/1000Mb Ethernet MACwith1000BASE-X/SGMII PCS,以太网控制器(MAC)模块与以太网PHY芯片相连。所述的环路控制寄存器组用于通讯系统和外部控制环路之间的读写接口 ；环路控制寄存器组中的控制寄存器包括输出控制寄存器和输入寄存器，输出控制寄存器用于参数设置，输入寄存器用于状态参数监测，所有控制寄存器均采用并行I/o模块(PIO)设计实现，每个寄存器分配不同地址，用于寄存器的读写操作。所述的通讯系统服务端和客户端之间采用以太网连接，采用TCP/IP协议，服务端网络接口在 Nios II 系统中实现，包括 10/100/1000Mb EthernetMAC with 1000BASE-X/SGMII PCS以太网MAC控制器和以太网物理接口收发器(PHY)芯片，同时设计PLL锁相环电路为MAC控制器提供125MHz时钟，使得网口传输速率能够达到1000Mb，10/100/1000MbEthernet MAC withlOOOBASE-X/SGMII PCS以太网MAC控制器使能自动协商功能，便于和其他网络兼容。所述的Nios II系统通过合理设计Nios II处理器，DDR2 SDRAM内存，PLL锁相环时钟，使得Nios II系统稳定工作在IOOMHz主频，系统本身处理速度快；同时，所述NiosII系统采用直接控制寄存器组技术，并基于此设计数据格式，通过设置标识符来进行控制寄存器寻址，设置指令中不再显式包含控制寄存器地址信息，减轻了 Nios II系统处理负担；同时，所述Nios II系统合理设计以太网接口，包括10/100/1000Mb Ethernet MACwith1000BASE-X/SGMII PCS以太网MAC控制器和太网物理接口收发器(PHY)芯片，同时设计PLL锁相环电路为MAC控制器提供125MHz时钟，使得网口传输速率能够达到1000Mb，10/100/1000Mb Ethernet MAC withlOOOBASE-X/SGMII PCS 以太网 MAC 控制器使能自动协商功能，便于和其他网络兼容，使得网口传输速率加快。本技术的有益效果所述的一种加速器高频数字低电平以太网通讯系统，其采用Nios II系统设计实现，系统主频100MHz，处理速度快；同时，采用IOM/1OOM/1OOOM以太网控制器，接口信号少，传输速率达到1000Mbps，支持自动协商功能，网络传输速率快，并能和周围网络兼容；系统采用直接控制寄存器技术，并设计新的数据格式，使读写接口工作可靠，通讯可靠简单；同时本技术提出加速器高频数字低电平以太网通讯系统的工作方式，采用服务器/客户端模式，通讯过程中采用字符串式数据包格式，实现了数字低电平控制系统和上位机之间的以太网通讯，通过运行在上位机本文档来自技高网...

【技术保护点】
一种加速器高频数字低电平以太网通讯系统，包括Nios?II处理器模块、片上RAM/ROM存储器模块、Avalon?MM三态桥模块、通用异步接收/发送接口（UART）模块、定时器模块、PLL锁相环模块和DMA控制器模块，各模块之间采用Avalon总线相连接，其特点在于还包括环路控制寄存器组模块和以太网控制器（MAC）模块，环路控制寄存器组模块和以太网控制器（MAC）模块与Avalon总线相连接。

【技术特征摘要】
1.一种加速器高频数字低电平以太网通讯系统，包括NiOS II处理器模块、片上RAM/ ROM存储器模块、Avalon-MM三态桥模块、通用异步接收/发送接口(UART)模块、定时器模块、PLL锁相环模块和DMA控制器模块，各模块之间采用Avalon总线相连接，其特点在于还包括环路控制寄存器组模块和以太网控制器(MAC)模块，环路控制寄存器组模块和以太网控制器(MAC)模块与Avalon总线相连接。2.根据权利要求1所述的一种加速器高频数字低电平以太网通讯系统，其特征在于 所述的Nios II处理器模块中设置 ...

【专利技术属性】
技术研发人员：张瑞锋，许哲，王贤武，任红文，仪孝平，丛岩，张兴坤，梁文平，
申请(专利权)人：中国科学院近代物理研究所，
类型：实用新型
国别省市：