流水线型模数转换器（ADC）常用于高频应用中；然而，工作在高采样率常常将导致高功耗或者紧的时序约束。因此，这里提出了一种ADC，其允许宽松的时序（这能够采用高采样率）以及低功耗。这是通过使用在时钟信号的非重叠部分进行采样的多路复用的前端跟踪与保持（T/H）电路并且结合“重复使用”或者共享的模拟处理电路来实现的。并行的跟踪与保持（T/H）电路（304，306）接收模拟输入信号（AIN或者先前的残差）并通过时钟电路303提供半时钟周期（CLK/2）以在非重叠的逻辑相位上进行采样/保持。跟踪与保持（T/H）电路（304，306）通过多路复用器（308）分别耦合到模数转换器（ADC?310），并且耦合到数模转换器（DAC?312）、加法器（314）以及放大器（316），以执行模拟处理，从而解析用于数字输出电路（104）的采样信号并且产生残差信号（ROUT）。
【技术实现步骤摘要】
【国外来华专利技术】交替式ADC
本专利技术总体涉及模数转换器(ADC)，尤其涉及交替式ADC(interleavedADC)。
技术介绍
高性能ADC在逐渐减小的CMOS工艺技术中通常不遵守数字电路实现的“摩尔定律”面积和功率曲线。ADC的噪声和分辨率要求规定了功率约束(较低噪声需要较高功率)和面积限制(超过部件匹配要求)。另外，随着ADC采样率增加，典型的架构由于时序限制而不能提供所需的性能。参考附图中的图1A，参考数字100总体指代常规的ADC100。ADC100通常包括若干级102-1到102-N、ADC106(其通常为快闪式ADC)以及数字输出电路104。级102-1到102-N通常按一顺序彼此串联耦合，其中第一级102-1接收模拟输入信号，并且其中后续级102-2到102-N中的每一级分别接收来自前一级102-1到102-(N-1)的残差信号。ADC106耦合到最后一级102-N(接收它的残差信号)。基于它的输入信号(残差信号或者模拟输入信号)，级102-1到102-N和ADC106能够解析(resolve)一部分模拟输入信号，它们被提供给数字输出电路104。接着，数字输出电路104可以执行纠错或者其它数字处理，以产生数字输出信号DOUT。现在转到图1B和图1C，可以更详细地看到级102-1到102-N(为了简单，下文称为级102)。级102通常包括：跟踪与保持(T/H)电路108(即T/H放大器)、ADC110、模数转换器(DAC)112、加法器114以及残差放大器116。在操作中，T/H电路110在时钟信号CLK的逻辑高状态期间进入跟踪相位/阶段T，在时钟信号CLK的逻辑低状态期间进入保持相位/阶段H。在跟踪相位T期间，T/H电路对它的模拟输入信号SIN(它可能是模拟输入信号AIN或者来自前一级的残差信号)进行采样。在保持相位H期间，将采样的信号提供给ADC110和加法器114。ADC110解析一部分信号SIN，将解析的比特提供给数字输出电路104和DAC112。DAC112将解析的比特转换成模拟信号，该模拟信号被提供给加法器114。加法器114确定采样信号和来自DAC的模拟信号之间的差，该差通过放大器116被放大并输出作为残差信号ROUT。ADC100有一些缺点。具体地，时序会使性能下降。在操作中，模拟处理(由ADC100和DAC112进行量化，由加法器114进行减法，并且由放大器116进行放大)在非常紧的时间内发生，也就是在半个时钟信号CLK(其操作为采样时钟)周期内发生。虽然ADC100非常适合低噪声系统，但是它通常局限于低采样率，以允许足够的时间进行模拟处理。转到图2A到图2C，可以看到另一个示例常规ADC200。ADC200与ADC100具有大致相同的功能。然而，流水线中存在差别；即，级102-1到102-N被级202-1到202-N以及输入放大器204所代替。(图1B的)级102与级202-1到202-N(下称202)之间的差别在于，在T/H电路108与加法器114之间插入了额外的T/H电路206。T/H电路108和206在时钟信号CLK的相反的逻辑状态中进入跟踪相位T和保持相位H。这种布置允许宽松的时序，因为采样的信号在时钟信号CLK的整个周期都被保持，但是T/H电路206的添加增加了噪声(即，每个T/H电路206增加3dB)。为了补偿噪声恶化，每个T/H电路108和206的功耗被加倍，导致功耗是单个T/H系统的四倍。因此，需要一种改进的ADC。在以下文献中描述了其它常规电路的一些示例：美国专利US3,059,228、3,735,392、3,820,112、5,180,932以及5,391,936。
技术实现思路
因此，本专利技术的示例实施例提供了一种装置。该装置包括：多个跟踪与保持(T/H)电路，其接收模拟输入信号；多路复用器，其耦合到每一个T/H电路；模数转换器(ADC)，其耦合到多路复用器；以及时钟电路，其接收时钟信号并且耦合到每一个T/H电路和多路复用器，其中时钟电路控制T/H电路，使得T/H电路的跟踪相位是大致非重叠的，并且其中时钟电路控制每一个T/H电路和ADC之间通过多路复用器的耦合。根据本专利技术的示例实施例，该装置进一步包括：数模转换器(DAC)，其耦合到ADC；加法器，其耦合到DAC和多路复用器，以便确定DAC的输出信号和多路复用器的输出信号之间的差；以及放大器，其耦合到加法器。根据本专利技术的示例实施例，时钟电路进一步包括时钟分频器。根据本专利技术的示例实施例，提供了一种装置。该装置包括：多个级，其按一顺序彼此串联耦合，其中该顺序中的第一级接收模拟输入信号，并且其中每一级输出残差信号，并且其中每一级包括：多个T/H电路，其接收模拟输入信号或者来自前一级的残差信号；多路复用器，其耦合到每一个T/H电路；以及第一ADC，其耦合到多路复用器；以及时钟电路，其接收时钟信号并且耦合到每一个T/H电路和多路复用器，其中时钟电路控制T/H电路，使得每一级的T/H电路的跟踪相位是大致非重叠的，并且其中时钟电路控制每一级的每一个T/H电路和每个第一ADC之间通过每一级的多路复用器的耦合；第二ADC，其耦合到该顺序中的最后一级，以便接收它的残差信号；以及数字输出电路，其耦合到每一级和第二ADC，以便产生数字输出信号。根据本专利技术的示例实施例，提供了一种装置。该装置包括：多个级，其按一顺序彼此串联耦合，其中该顺序中的第一级接收模拟输入信号，并且其中每一级输出残差信号，并且其中每一级包括：第一T/H电路，其接收模拟输入信号或者来自前一级的残差信号；第二T/H电路，其接收模拟输入信号或者来自前一级的残差信号；多路复用器，其耦合到第一T/H电路和第二T/H电路；以及第一ADC，其耦合到多路复用器；以及时钟电路，其接收时钟信号并且耦合到每一个T/H电路和多路复用器，其中时钟电路控制T/H电路，使得每一级的T/H电路的跟踪相位是大致非重叠的，并且其中时钟电路控制每一级的每个T/H电路和每个第一ADC之间通过每一级的多路复用器的耦合；第二ADC，其耦合到该顺序中的最后一级，以便接收它的残差信号；以及数字输出电路，其耦合到每一级和第二ADC，以便产生数字输出信号。根据本专利技术的示例实施例，每一级进一步包括：DAC，其耦合到第一ADC；加法器，其耦合到DAC和多路复用器，以便确定DAC的输出信号和多路复用器的输出信号之间的差；以及放大器，其耦合到加法器。根据本专利技术的示例实施例，时钟分频器是二分频的时钟分频器，以便以二分之一的频率产生二分频的时钟信号。根据本专利技术的示例实施例，当二分频的时钟信号处于第一逻辑状态时，每个第一T/H电路处于其跟踪相位，当二分频的时钟信号处于第二逻辑状态时，每个第一T/H电路处于其保持相位，并且其中当二分频的时钟信号处于第二逻辑状态时，每个第一T/H电路通过它的多路复用器耦合到它的第一ADC。根据本专利技术的示例实施例，当二分频的时钟信号处于第一逻辑状态时，每个第二T/H电路处于其保持相位，当二分频的时钟信号处于第二逻辑状态时，每个第二T/H电路处于其跟踪相位，并且其中当二分频的时钟信号处于第一逻辑状态时，每个第二T/H电路通过它的多路复用器耦合到它的第一ADC。根据本专利技术的示本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2010.08.25 US 12/868,5391.一种交替式模数转换器即交替式ADC，其包括；多个跟踪与保持(T/H)电路，其接收模拟输入信号；多路复用器，其耦合到每一个所述跟踪与保持电路；模数转换器即ADC，其耦合到所述多路复用器；时钟电路，其接收时钟信号并且耦合到每一个所述跟踪与保持电路以及所述多路复用器，其中所述时钟电路控制所述跟踪与保持电路，使得所述跟踪与保持电路的跟踪相位是大致非重叠的，并且其中所述时钟电路控制每个跟踪与保持电路与ADC之间通过多路复用器的耦合；数模转换器即DAC，其耦合到所述ADC；加法器，其耦合到所述DAC和所述多路复用器，以便确定所述DAC的输出信号和所述多路复用器的输出信号之间的差；以及放大器，其耦合到所述加法器。2.根据权利要求1所述的交替式ADC，其中所述时钟电路进一步包括时钟分频器。3.一种交替式模数转换器即交替式ADC，其包括：多个级，其按一顺序彼此串联耦合，其中所述顺序中的第一级接收模拟输入信号，并且其中每一级输出残差信号，并且其中每一级包括：多个跟踪与保持(T/H)电路、多路复用器和第一模数转换器即ADC，其中所述多个跟踪与保持电路接收所述模拟输入信号或者来自前一级的所述残差信号；所述多路复用器耦合到每一个所述跟踪与保持电路；以及所述第一ADC耦合到所述多路复用器；以及时钟电路，其接收时钟信号并且耦合到每一个所述跟踪与保持电路和所述多路复用器，其中所述时钟电路控制所述跟踪与保持电路，使得每一级的所述跟踪与保持电路的跟踪相位是大致非重叠的，并且其中所述时钟电路控制每一级的每个跟踪与保持电路和每个第一模数转换器之间通过每一级的所述多路复用器的耦合；第二模数转换器，其耦合到所述顺序中的最后一级，以便接收其残差信号；以及数字输出电路，其耦合到所述每一级和所述第二模数转换器，以便产生数字输出信号。4.根据权利要求3所述的交替式ADC，其中每一级进一步包括：数模转换器(DAC)，其耦合到所述第一模数转换器；加法器，其耦合到所述数模转换器和所述多路复用器，以便确定所述数模转换器的输出信号和所述多路复用器的输出信号之间的差；以及放大器，其耦合到所述加法器。5.根据权利要求4所述的交替式ADC，其中所述时钟电路进一步包括时钟分频器。6.一种交替式模数转换器即交替式ADC，其包括：多个级，其按一顺序彼此串联耦合，其中所述顺序中的...
【专利技术属性】
技术研发人员：W·J·布赖特，R·F·佩恩，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：
国别省市：
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