信号间延迟处理方法及装置制造方法及图纸

本发明专利技术公开了一种信号间延迟处理方法及装置，该方法包括：确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，N个内插相位在预设的一个时钟单位之内；根据误码率，确定每一路串行数字所对应的内插相位，其中，采样时钟位置在预设的一个时钟单位之内；使用每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整。通过本发明专利技术，提高了数据传输的可靠性。

【技术实现步骤摘要】

本专利技术涉及通信领域，具体而言，涉及一种信号间延迟处理方法及装置。
技术介绍
网络和汇聚是100G以及超100G发展的主要驱动力，提高汇聚容量可以应对不断增长的业务需求。目前40G光传输系统主要采用自相干接收方式，限制了偏振复用技术的应用。为了提高传输性能，100G光传输系统采用了偏振复用差分正交相移键控(PolarizationMultiplexed-Differential Quadrature Reference Phase Shift Keying,简称为PM-DQPSK)调制方式，发射端分为偏振复用以及DQPSK调制两部分，接收端分为偏振解复用以及差分正交相移键控(Differential Quadrature Reference Phase Shift Keying,简称为PM-DQPSK) DQPSK解调两部分。图1为100G光传输系统接收端偏振解复用及解调的示意图，由相干接收和数字信号处理共同完成。100G光信号经过相干接收后产生偏振态X和Y的I路、Q路信号(Ix、Iy、Qx、Qy)，完成光电转换；之后经过ADC转换产生数字信号送给多路serdes (串并转换器)，完成模数转换以及串并转换；之后并行数据经过解复用以及解调处理。上述实现方案中解复用以及解调处理要求偏振态X和Y以及同一偏振态I路和Q路数据严格对齐。但是相干接收产生的偏振态X和Y的I路、Q路信号经过ADC采样后送给多路serdes的数据会存在符号间的延迟，这会导致解复用以及解调算法的处理结果不正确。针对相关技术中信号间的延迟导致数据解复用结果不正确的问题，目前尚未提出有效的解决方案。
技术实现思路
针对信号间的延迟导致数据解复用结果不正确的问题，本专利技术提供了一种信号间延迟处理方法及装置，以解决该问题。根据本专利技术的一个方面，提供了一种信号间延迟处理方法，包括确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，所述N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，所述N个内插相位在预设的一个时钟单位之内，其中，N为大于I的正整数；根据所述误码率，确定所述每一路串行数字所对应的内插相位；使用所述每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整。优选地，根据所述误码率，确定所述每一路串行数字所对应的采样时钟包括确定所述误码率中的最小值对应的采样时钟为该所述每一路串行数字信号所对应的采样时钟。优选地，在使用所述每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整之后， 还包括对所述多路串行数字信号进行串并转换。优选地，所述N个内插相位在所述预设的一个时钟单位之内是均匀分布的。优选地，所述恢复时钟为模数转换器(Analog to Digital Converter,简称为ADC)输出数据的同源时钟和预设参考时钟确定的时钟。根据本专利技术的另一方面，提供了一种信号间延迟处理装置，包括第一确定模块，用于确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，所述N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，所述N个内插相位在预设的一个时钟单位之内，其中，N为大于I的正整数；第二确定模块，用于根据所述误码率，确定所述每一路串行数字信号所对应的内插相位；调整模块，用于使用所述每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整。优选地，所述第二确定模块用于确定所述误码率中的最小值对应的采样时钟为该所述每一路串行数字所对应的采样时钟。优选地，上述装置还包括转换模块，用于对所述多路串行数字信号进行串并转换。优选地，所述N个内插相位在所述预设的一个时钟单位之内是均匀分布的。优选地，所述恢复时钟为ADC输出数据的同源时钟和预设参考时钟确定的时钟。通过本专利技术，采用确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，该N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，该N个内插相位在预设的一个时钟单位之内；根 据该误码率，确定该每一路串行数字信号所对应的内插相位；使用该每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整，使得每一路串行数字信号的时钟的准确度比较高，解决了信号间的延迟导致数据解复用结果不正确的问题，进而达到了提高数据解码准确率的效果。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中图1是根据相关技术的100G光传输系统接收端偏振解复用及解调实现方式的示意图；图2是根据本专利技术实施例的信号间延迟处理方法的流程图；图3是根据本专利技术实施例的信号间延迟处理装置的结构框图；图4是根据本专利技术实施例的信号间延迟处理装置的优选的结构框图；图5是根据本专利技术优选实施例的信号间延迟处理方法的示意图；图6是根据本专利技术实施例的时钟相位与误码率关系的示意图一；图7是根据本专利技术实施例的时钟相位与误码率关系的示意图二 ；图8是根据本专利技术实施例的100吉以太网(Gigabit Ethernet，简称为GE)业务经相干接收后多路数据延迟对齐方法的示意图；以及图9是根据本专利技术实施例的光转发单元(Optical transponde Unit,简称为0TU)4业务经相干接收后多路数据延迟对齐方法的示意图。具体实施方式下文中将参考附图并结合实施例来详细说明本专利技术。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。本实施例提供了一种信号间延迟处理方法的流程图，图2是根据本专利技术实施例的信号间延迟处理方法的流程图，包括如下的步骤S202至步骤S206。步骤S202 :确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，该N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，该N个内插相位在预设的一个时钟单位之内，其中，N为大于I的正整数。步骤S204 :根据该误码率，确定每一路串行数字信号所对应的内插相位。步骤S206 :使用每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整。通过上述步骤，确定多路串行数字信号中的每一路串行数字信号在N个采样时钟的误码率，根据该误码率确定该路串行数字信号所对应的内插相位，然后使用该内插相位对该路串行数字信号的时钟进行 调整，实现了串行数字信号传输过程中导致的符号间非整数倍延迟的校正，提高了数字信号传输的准确率，及满足了后续解复用及解调算法的要求。在实施时，在误码率比较小时，选择该比较小的误码率所对应的采样时钟作为新的采样时钟，为了提高时钟的精准度，可以确定所述误码率中的最小值对应的采样时钟为该所述每一路串行数字信号所对应的采样时钟。作为一个较优的实施方式，在步骤S206之后，还可以对该多路串行数字信号进行串并转换。该优选实施例在串行数字信号恢复后转换为并行数据传输，提高了数据传输的效率。在实施时，N个内插相位在该一个预设的时钟单位之内可以按照多种方式进行分布，例如等差、随机分布等等。为了提高确定内插相位的准确度，可以采用该N个内插相位在该预设的一个时钟单位之内是均匀分布的。作为一个较优的实施方式，该恢复时钟为ADC输出数据的同本文档来自技高网...

【技术保护点】
一种信号间延迟处理方法，其特征在于包括：确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，所述N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，所述N个内插相位在预设的一个时钟单位之内，其中，N为大于1的正整数；根据所述误码率，确定所述每一路串行数字信号所对应的内插相位；使用所述每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整。

【技术特征摘要】
1.一种信号间延迟处理方法，其特征在于包括 确定多路串行数字信号的每一路串行数字信号在N个采样时钟的误码率，其中，所述N个采样时钟中的每个采样时钟为恢复时钟与N个内插相位之和，所述N个内插相位在预设的一个时钟单位之内，其中，N为大于I的正整数； 根据所述误码率，确定所述每一路串行数字信号所对应的内插相位； 使用所述每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整。2.根据权利要求1所述的方法，其特征在于，根据所述误码率，确定所述每一路串行数字信号所对应的采样时钟包括 确定所述误码率中的最小值对应的采样时钟为该每一路串行数字信号所对应的采样时钟。3.根据权利要求1所述的方法，其特征在于，在使用所述每一路串行数字信号所对应的内插相位对该每一路串行数字信号的时钟进行调整之后，还包括 对所述多路串行数字信号进行串并转换。4.根据权利要求1至3中任一项所述的方法，其特征在于，所述N个内插相位在所述预设的一个时钟单位之内是均匀分布的。5.根据权利要求1至3中任一项所述的方法，其特征在于，所述恢复时钟为模数转换器ADC输出数据的...

【专利技术属性】
技术研发人员：孟英，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：