用于集成电路设备的异构物理介质附件电路系统技术方案

一种集成电路，包括物理介质接入或附件(“PMA”)电路系统，其包括两个不同种类型的用于串行数据5信号的收发机信道。一种收发机信道适配成收发相对低速的串行数据信号。另一种收发机信道适配成收发相对高速的串行数据信号。高速信道备选地10可用为锁相环(“PLL”)电路系统，用于提供时钟信号由其它高和/或低速信道使用。低速信道备选地可以从单独的低速PLL电路获取时钟信号。

【技术实现步骤摘要】
【国外来华专利技术】用于集成电路设备的异构物理介质附件电路系统
本公开涉及集成电路(“IC”)。本专利技术可以涉及有关被设计用于相对通用用途而非在IC的设计与制作之前已被完全指定仅有一个特定用途的IC。这种相对通用IC的示例是现场可编程门阵列(“FPGA”)、可编程逻辑设备(“PLD”)、可编程微控制器等等。设计、制作(制造)和出售这类通用设备，从而它们能够支持各种用户典型的不同需求。每个用户都能够定制IC(例如，通过编程IC)来执行该用户所需的特定功能。这类相对通用IC的制造者通常希望能够提供面向市场的不同部分的一系列此类产品。例如，这类市场的一个部分可以包括需要能够支持在系统中的多个设备之间(例如在多个IC之间)的数据的极高速度通信IC的用户。可以支持这类高速通信的通用IC往往相对昂贵；但是对于需要这类高速能力的用户而言，成本是合理的。相对通用IC的另一类别用户可能并不需要这类高速数据通信能力。市场的这一部分并不希望支付高速设备的成本，而是寻找不具备高速能力的较低成本的设备。除了上述两种类别的用户之外，还有一些主要需要相对低速能力但还需要一些有限高速能力的用户。例如，这类用户可能需要能够处理若干相对低速串行数据信号以及一些高速串行数据信号的IC。相对低廉的全低速IC不能满足用户的这个需求；但是全高速IC(尽管它可以满足用户的需求)可能过于昂贵，超出用户支付的意愿。为了更经济地迎合这种类型用户的需求(以及增加基本低成本IC设计的市场渗透(销售量))，在主要被设计用于支持相对低速数据通信的相对低速低成本的IC中经济且有效地包括一些高速数据通信能力是有利的。
技术实现思路
根据本公开某些可能的方面，集成电路(“IC”)包括物理介质接入或附件(attachment)(“PMA”)电路系统，物理介质接入或附件电路系统继而包括用于串行数据信号的两个不同种类的收发机信道。一种收发机信道适配用于收发(发射和/或接收)相对低速的串行数据信号。另一种收发机信道适配用于收发相对高速的串行数据信号。高速信道可以备选地可用为锁相环(“PLL”)电路系统，该锁相环电路系统用于提供时钟信号供其它高速信道和/或低速信道使用。低速信道可以备选地能够从单独的低速PLL电路系统获取时钟信号。根据附图，本公开进一步特征及其本质和各种优势将更显而易见。附图说明图1是根据本公开的某些可能方面可构建的电路系统的示意性实施方式简化框图。图2是已知电路配置的简化框图。图3是另一已知电路配置的简化框图。图4是又一已知电路配置的简化框图。图5是根据本公开的某些可能方面电路示意性实施方式的简化框图。图6是表示图5中某些部件的代表性部件的示意性实施方式的简化框图。图7是表示图5中某些其它部件的代表性部件的示意性实施方式的简化框图。图8是图5示出的内容与根据本公开的某些可能方面示出的更多电路系统一起的示例性实施方式。图9是图8所示内容的根据本公开的某些可能方面的示例性的备选实施方式。图10是可以用于本公开中其它地方的不同组件的电路系统的示例性实施方式简化框图。图11是可以用于本公开中其它地方的不同组件的其它电路系统的示例性实施方式简化框图。图12是可以用于本公开中其它地方的不同组件的又一些其它电路系统的示例性实施方式简化框图。图13是可以用于本公开中其它地方的不同组件的再一些的电路的示例性实施方式简化示意框图。具体实施方式图1中所示了可以根据本公开构建的典型IC10。IC10可以是相对通用的设备，诸如FPGA、PLD、可编程微控制器等等。术语“可编程集成电路”、“可编程IC”、“可配置集成电路”、或“可配置IC”中的任何可以被用作所有这类相对通用设备的通用术语。此外，术语“通用”某些时候还将用于替代“相对通用”以简化词语。但是应当理解的是，这些术语基本上具有相同的含义，即在设备能够支持的需求范围内，能够满足若干不同需求中任意的设备。回到图1，设备10示为包括物理介质附件或接入(“PMA”)电路系统20，以及核心电路系统30。PMA电路系统20可以包括若干收发机电路系统的信道。每个这类收发机信道可以从IC10外部的源接收串行数据信号。备选地或附加地，每个这类收发机信道可以向IC10外部的目的地发射串行数据信号。在接收机(“RX”)侧，PMA电路系统20中的收发机信道可以(除了别的以外)对接收到的串行数据信号执行时钟和数据恢复(“CDR”)操作，以从该信号恢复(1)时钟信息和(2)数据信息。然后信道至少可以将恢复的数据信息应用于核心电路系统30。典型地，这在信道已经将恢复的数据信息从串行形式转换为并行形式之后完成。在接收机(“TX”)侧，PMA电路系统20中的收发机信道可以(除了别的之外)将从核心电路系统30并行接收的数据信号转换为串行数据信号。信道然后从设备10输出所述串行数据。(“串行数据信号”可以是所谓的单端信号，或者可以是由两个彼此逻辑互补的信号分量构成的差分信号。在任何情况下，单数形式的“串行数据信号”都用于简化此处所采用的术语。)核心电路系统30是用于处理从PMA电路系统20接收的数据和/或用于向PMA电路系统20应用数据的典型电路。例如，核心电路系统30可以包括数字信号处理(“DSP”)电路、可编程逻辑电路、微处理器电路、存储器电路等。核心电路系统30本身可以是传统的。本公开主要涉及由电路系统20示出的通用类型的PMA电路系统。下面的讨论由此将主要涉及PMA电路系统，对于在具有下面描述的PMA电路系统的IC(例如，像10)中包括其它电路(例如，像核心电路系统30)则无需多言。已知的低成本可配置IC典型地关注与支持具有相对低速数据速率(例如范围从大约600兆比特每秒(“600Mbps”)至大约6吉比特每秒(“6Gbps”))的收发机通信协议。在典型的已知设计中，收发机条带(或高速串行接口(“HSSI”)条带)(例如，像图1中的PMA电路系统20)使用单一类型的PMA设计(例如对于所有的收发机信道)。该单一类型的PMA设计可以使用一个时钟和数据恢复(“CDR”)架构，并且由此可以称为“同构”PMA。此处认为在上述低速协议之外，通过使得低成本可配置IC能够支持有限的高速收发机协议(例如采用比6Gbps更高的数据速率)，从而改善低成本可配置IC是期望的。例如，这类附加高速收发机能力可以增加IC的市场大小并由此提高其作为制造商产品的价值。然而，附接到传统同构PMA方案意味着接收机(“RX”)时钟以及数据恢复(“CDR”)电路系统将需要在每个信道中支持最高数据速率，即使这并不为该类低成本产品的市场所期待。以这种方式设计PMA(即，在所有收发机信道中具有最高数据速率CDR能力)将增加收发机的面积成本，并且因此挫败提供一种能够在性能与价格之间提供良好平衡的低成本设备的目标。图2、图3和图4示出了低成本可配置IC的已知同构PMA设计的若干示例。在这些已知的设计的每个设计中，所有PMA信道都是一种类型的CDR电路系统，并只支持一种数据速率。例如，图2中示出的已知同构PMA布置120包括若干低速收发机信道124a-d，以及一些低速、多用途锁相环(“PLL”)电路的示例。这些信道中的每个信道的CDR电路系统是基于内插器的CDR电路系统(此处称为“iCDR”电路系统)。低成本可配置本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.05.21 US 12/785,0471.一种集成电路上的物理介质附件电路系统，包括：第一多个低速收发机信道，每个收发机信道都被适配成收发具有第一相对低的串行数据比特速率的串行数据信号；第二多个高速收发机信道，每个收发机信道都被适配成在(1)收发可以具有比适配成收发的所述第一多个低速收发机信道更高的串行数据比特速率的串行数据信号或者(2)在接收的参考时钟信号上执行锁相环操作以产生输出时钟信号之间可控选择；锁相环电路系统，用于根据又一接收的参考时钟信号产生又一输出时钟信号；用于将所述第二多个高速收发机信道中的一个信道所产生的所述输出时钟信号选择性地应用于所述第二多个高速收发机信道中的另一信道的电路系统；以及用于将所述又一输出时钟信号选择性地应用于所述第一多个低速收发机信道的子集中的一个信道的、连接至所述第一多个低速收发机信道的所述子集的电路系统。2.根据权利要求1所述的电路系统，其中所述第一多个低速收发机信道中的每个信道包括时钟和数据恢复电路系统。3.根据权利要求2所述的电路系统，其中所述第一多个低速收发机信道中的每个信道中的所述时钟和数据恢复电路系统包括基于内插器的时钟和数据恢复电路系统。4.根据权利要求1所述的电路系统，其中所述第二多个高速收发机信道中的每个信道包括时钟和数据恢复电路系统。5.根据权利要求4所述的电路系统，其中所述第二多个高速收发机信道中的每个信道中的所述时钟和数据恢复电路系统包括基于模拟的时钟和数据恢复电路系统。6.根据权利要求4所述的电路系统，其中所述第二多个高速收发机信道中的每个信道中的所述时钟和数据恢复电路系统包括基于压控振荡器的时钟和数据恢复电路系统。7.根据权利要求1所述的电路系统，其中所述集成电路附加地包括核心电路系统，并且其中所述锁相环电路系统被适配成基于所述又一接收参考时钟信号产生由所述核心电路系统使用的时钟信号。8.根据权利要求1所述的电路系统，进一步包括：用于将所述输出时钟信号选择性地应用于所述第一多个低速收发机信道的子集中的一个信道的、连接至所述第一多个低速收发机信道的所述子集的电路系统。9.根据权利要求1所述的电路系统，进一步包括：用于将所述输出时钟信号选择性地应用于尚未产生所述输出时钟信号的所述第二多个高速收发机信道中的任何信道的电路系统。10.根据权利要求1所述的电路系统，进一步包括：用于将所述输出时钟信号选择性地应用于所述第一多个低速收发机信道中的任何一个或多个信道的、连接至所有的所述第一多个低速收发机信道的电路系统。11.根据权利要求1所述的电路系统，其中：连接至所述第一多个低速收发机信道的至少一个子集的所述电路系统被连接至所述第一多个低速收发机信道中的、用于将所述又一输出时钟信号选择性地应用于所述多个低速收发机信道中的任何一个或多个信道的所有信道。12.一种集成电路上的物理介质附件电路系统，包括：第一多个低速接收机信道，每个低速接收机信道被适配成接收具有在第一相对低比特速率范围中的串行数据比特速率的串行数据信号；第二多个高速接收机信道，每个高速接收机信道被适配成接收具有在第二相对高比特速率范围中的串行数据比率速率的串行数据信号，所述第二相对高比特速率范围至少包括比第一范围内中的任何比特速率大的一些比特速率；所述第二多个高速接收机信道中的至少一个被附加地适配成在从所述集成电路外部的源接收的参考时钟信号上执行锁相环操作以产生输出时钟信号，所述第二多个高速接收机信道中的至少一个信道被进一步适配成在执行所述接收和执行所述锁相环操作之间可控选择；用于将所述输出时钟信号选择性地应用于所述第一多个低速接收机信道之一的电路系统；用于将所述输出时钟信号选择性地应用于尚未产生所述输出时钟信号的所述第二多个高速接收机信道之一的电路系统。13.根据权利要求12所述的电路系统，进一步包括：锁相环电路系统，用于在从所述集成电路外部的源接收的又一参考时钟信号上执行锁相环操作以产生又一输出时钟信号；以及用于将所述又一输出时钟信号选择性地应用于所述第一多个低速接收机信道之一的电路系统。14.根据权利要求12所述的电路系统，其中所述第一多个低速接收机信道和所述第二多个高速接收机信道中每个包括时钟和数据恢复电路系统。15.根据权利要求14所述的电路系统，其中所述第二多个高速接收机信道中的每个高速信道中的所述时钟和数据恢复电路系统包括基于压控振荡器的时钟和数据恢复电路系统。16.根据权利要求13所述的电路系统，其中所述集成电路进一步包括核心电路系统，其中所述锁相环电路系统被适配成基于所述又一参考时钟信号产生由所述核心电路系统使用的时钟信号。17.一种集成电路上的物理介质附件电路系统，包括：第一多个相对低速串行数据信号接收...

【专利技术属性】
技术研发人员：S·舒马拉耶夫，爱德温·耀·发·郭，苏立凯，区志鸿，陈智伟，
申请(专利权)人：阿尔特拉公司，
类型：
国别省市：