具有穿通抑制的先进晶体管制造技术

一种具有穿通抑制的先进晶体管，包括具有长度Lg的栅极，掺杂为具有第一掺杂剂浓度的阱，以及定位在所述栅极下方且具有第二掺杂剂浓度的屏蔽区域。所述第二掺杂剂浓度可以大于5×10个掺杂剂原子/cm。至少一个穿通抑制区域设置在所述栅极下方且在所述屏蔽区域与所述阱之间。所述穿通抑制区域具有介于所述第一掺杂剂浓度与所述第二掺杂剂浓度之间的第三掺杂剂浓度。可以将偏置电压施加到所述阱区域以调节所述晶体管的阈值电压。

【技术实现步骤摘要】
【国外来华专利技术】
本公开内容涉及形成具有包括增强的穿通(punch through)抑制的改进的工作特性的先进晶体管的结构和工艺。
技术介绍
期望将多个晶体管适配到单个管芯，以减小电子设备的成本并改进其功能能力。半导体制造商所采用的常见策略是简单地减小场效应晶体管(FET)的栅极尺寸，并且按比例缩小晶体管源极、漏极以及晶体管之间的所需互连的面积。然而，由于称为“短沟道效应”的效应，所以简单地按比例缩小并不总是可能的。短沟道效应在晶体管栅极下的沟道长度与工作晶体管的耗尽深度的大小可比较时特别严重，短沟道效应包括阈值电压减小、严重的表面散射、漏极感应势垒降低(DIBL)、源极-漏极穿通以及电子迁移率问题。减轻某些短沟道效应的常规解决方案可以涉及袋状物(pocket)注入或源极和漏极周围的晕环(halo)注入。晕环注入可以关于晶体管的源极和漏极对称或不对称，并且通常在晶体管阱与源极和漏极之间提供平滑的掺杂剂梯度。不幸的是，虽然这样的注入改善了诸如阈值电压滚降(rolloff)和漏极感应势垒降低等某些电气特性，但是所得到的增大的沟道掺杂对电子迁移率产生不利的影响，这主要是因为沟道中的掺杂剂散射增大。许多半导体制造商都试图通过采用新的晶体管类型(包括全部或部分耗尽的绝缘体上硅(SOI)晶体管)来减小短沟道效应。SOI晶体管构建在绝缘体层之上的薄硅层上，具有使短沟道效应最小化的未掺杂的或低掺杂沟道，并且不需要深阱注入或晕环注入来工作。不幸的是，形成合适的绝缘体层十分昂贵且难以完成。早期的SOI器件构建在绝缘蓝宝石晶片上而非硅晶片上，并且因为成本高，通常仅用于特殊应用(例如军用航空电子设备或卫星)。现代的SOI技术可以使用硅晶片，但需要昂贵且费时的额外的晶片处理步骤来制作延伸跨越器件质量单晶硅的表面层下的整个晶片的绝缘氧化硅层。在硅晶片上制作这样的氧化硅层的一种常用方法需要高剂量氧离子注入和高温退火，以在体硅晶片中形成埋入氧化物(BOX)层。或者，可以通过将一个硅晶片键合到表面上具有氧化物层的另一硅晶片(“处理”晶片)来制造S0I。使用在处理晶片的BOX层的顶部上留下单晶硅的薄晶体管质量层的工艺来将这对晶片分开。这就是所谓的“层转移”技术，因为该技术将薄硅层转移到处理晶片的热生长氧化物层上。如所预期的，BOX形成或层转移这两者都是具有相对较高故障率的昂贵制造技术。因此，对于许多领先的制造商而言，制造SOI晶体管不是经济上有吸引力的解决方案。当重新设计晶体管以应对“浮体(floating body)”效应、研发新的SOI特定晶体管工艺的需要和其它电路变化的成本被添加到SOI晶片的成本时，很显然需要其它解决方案。正在研究的另一可能的先进晶体管采用多栅极晶体管，其类似于SOI晶体管，通过在沟道中少量掺杂或不掺杂来使短沟道效应最小化。通常称为finFET(由于由栅极部分地围绕的鳍形状的沟道)，对具有28纳米或更低晶体管栅极尺寸的晶体管提出使用finFET晶体管。但同样，类似于SOI晶体管，虽然换到全新的晶体管架构解决了某些短沟道效应问题，但是又产生了需要比SOI更加显著的晶体管布局重新设计的其它问题。考虑到可能需要复杂的非平面晶体管制造技术来制作finFET以及创建finFET的新工艺流程的未知困难，制造商一直不愿在能制作finFET的半导体制造设施上投资。附图说明图1示出了具有穿通抑制的DDC晶体管；图2示出了具有增强的穿通抑制的DDC晶体管的掺杂剂分布；图3-7示出了替代的有用的掺杂剂分布；以及图8是示出用于形成具有穿通抑制的DDC晶体管的一个示例性工艺的流程图。具体实施例方式不同于绝缘体上娃(SOI)的晶体管,纳米级体CMOS晶体管(通常具有小于100纳米的栅极长度)受到短沟道效应的显著不利影响，包括通过漏极感应势垒降低(DIBL)和源极漏极穿通这两者的体泄漏。穿通与源极和漏极耗尽层的合并有关，导致漏极耗尽层延伸穿过掺杂衬底并到达源极耗尽层，在源极与漏极之间产生传导路径或漏电流。这导致所需的晶体管电功率大幅增大，并连同晶体管热输出随之增大，使用这样的晶体管的便携式或电池供电设备的工作寿命降低。图1中示出了可在体CMOS衬底上制造的改进的晶体管。根据某些所描述的实施例，场效应晶体管(FET) 100配置成具有大大减小的短沟道效应以及增强的穿通抑制。FET100包括栅极电极102、源极104、漏极106和定位在沟道110上的栅极电介质108。在工作时，沟道110被深耗尽，与常规晶体管相比，形成可以描述为深耗尽沟道(DDC)的沟道，且部分地通过高度掺杂的屏蔽区域112来设定耗尽深度。虽然沟道110基本上未掺杂，并且如图所示定位在高度掺杂的屏蔽区域112上，但是沟道110可以包括具有不同掺杂剂浓度的简单或复杂分层。这种掺杂的分层可以包括掺杂剂浓度小于屏蔽区域112的阈值电压设定区域111，其可选地定位在沟道110中的栅极电介质108与屏蔽区域112之间。阈值电压设定区域111允许小幅调整FET100的工作阈值电压，同时留下基本上未掺杂的沟道110的体。具体而言，邻近于栅极电介质108的沟道110的部分应当保持不掺杂。此外，穿通抑制区域113形成在屏蔽区域112的下方。类似于阈值电压设定区域111，穿通抑制区域113的掺杂剂浓度小于屏蔽区域112，同时高于轻掺杂阱衬底114的整体掺杂剂浓度。在工作中，可以将偏置电压122VBS施加到源极104以进一步修改工作阈值电压，并且P+端子126可以在连接部124连接到P阱114以使电路闭合。栅极堆叠包括栅极电极102、栅极接触部118和栅极电介质108。包括栅极间隔部130以使源极和漏极与栅极分尚，并且可选的源极/漏极延伸部(SDE) 132或“尖端”在栅极间隔部和栅极电介质108下延伸源极和漏极，稍微减小了栅极长度并改进了 FET100的电气特性。在此示例性实施例中，FET100示出为N沟道晶体管，其具有由N型掺杂材料制成的源极和漏极，形成在作为P型掺杂的硅衬底的衬底上，且设置有形成在衬底116上的P阱114。然而，将会理解通过适当改变衬底或掺杂剂材料，可以替代由诸如砷化镓基材料等其它合适的衬底形成的非硅P型半导体晶体管。可以使用常规的掺杂剂注入工艺和材料形成源极104和漏极106，并且源极104和漏极106例如可以包括诸如应力感应的源极/漏极结构、升起和/或凹陷的源极/漏极、不对称掺杂、反掺杂(counter-doped )或晶体结构修改的源极/漏极、或根据LDD (低掺杂漏极)技术的源极/漏极延伸区域的注入掺杂等修改。也可以使用各种其它的技术来修改源极/漏极工作特性，在某些实施例中包括作为补偿掺杂剂的多相(heterogeneous)掺杂剂材料来修改电气特性。栅极电极102可以由传统材料形成,优选包括但不限于金属、金属合金、金属氮化物、金属硅化物、以及其叠层和其组合物。在某些实施例中，栅极电极102也可以由多晶硅形成，例如包括高掺杂多晶硅和多晶硅锗合金。金属或金属合金可以包括含有铝、钛、钽的那些金属或金属合金、或其氮化物，该氮化物包括含有钛的化合物，诸如氮化钛等。栅极电极102的形成可以包括硅化物法、化学气相沉积法和物理气相沉积法，诸如但不限于蒸镀法和溅射法。通常，栅极电极10本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.06.22 US 61/357,492;2010.09.30 US 12/895,8131.一种场效应晶体管结构,包括 阱，掺杂为具有第一掺杂剂浓度； 屏蔽层，注入到所述阱中，并且具有大于5X IO18个掺杂剂原子/cm3的第二掺杂剂浓度；以及 至少一个穿通抑制区域，具有介于所述第一掺杂剂浓度与所述第二掺杂剂浓度之间的第三掺杂剂浓度，并且所述穿通抑制区域定位在栅极下方且在所述屏蔽区域与所述阱之间。2.根据权利要求1所述的场效应晶体管结构，其中均厚外延层生长在所述屏蔽区域上。3.根据权利要求2所述的场效应晶体管结构，还包括阈值电压设定层，其限定在所述均厚外延层中并具有介于所述第二浓度与5X IO17个掺杂剂原子/cm3之间的第四掺杂剂浓度。4.根据权利要求1所述的场效应晶体管结构，其中形成所述屏蔽区域以将掺杂剂向外扩散到所述至少一个穿通抑制区域中。5.根据权利要求1所...

【专利技术属性】
技术研发人员：L·希弗伦，P·拉纳德，P·E·格雷戈里，S·R·松库沙莱，W·张，S·E·汤普森，
申请(专利权)人：苏沃塔公司，
类型：
国别省市：