一种超结垂直氮化镓基异质结场效应晶体管制造技术

本发明专利技术提供了一种超结垂直氮化镓基异质结场效应晶体管，从下至上依次主要由漏极，n+-GaN衬底，GaN沟道层，AlGaN势垒层，以及AlGaN势垒层上的源极和栅极组成，源极与漏极均为欧姆接触，栅极为肖特基接触，其还包括由p-GaN缓冲层和n-GaN缓冲层竖向排列形成的超结缓冲层，所述的超结缓冲层位于n+-GaN衬底与GaN沟道层之间。本发明专利技术中，由p-GaN缓冲层和n-GaN缓冲层形成的超结结构可以在器件击穿时完全耗尽，器件整个缓冲层都可以承受耐压，从而大幅提升器件击穿电压。

【技术实现步骤摘要】
一种超结垂直氮化镓基异质结场效应晶体管
本专利技术涉及半导体器件领域，具体是指一种超结垂直氮化镓基异质结场效应晶体管。技术背景氮化镓基异质结场效应晶体管(HeterojunctionFiele-EffectTransistor，HFET)不但具有禁带宽度大、临界击穿电场高、电子饱和速度高、导热性能好、抗辐射和良好的化学稳定性等优异特性，同时氮化镓(GaN)材料可以与铝镓氮(AlGaN)等材料形成具有高浓度和高迁移率的二维电子气异质结沟道，因此特别适用于高压、大功率和高温应用，是电力电子应用最具潜力的晶体管之一。现有的高耐压GaNHFET结构主要为横向器件，器件基本结构如图1所示。器件主要包括衬底，氮化镓(GaN)缓冲层，铝镓氮(AlGaN)势垒层以及铝镓氮(AlGaN)势垒层上形成的源极、漏极和栅极，其中源极和漏极与铝镓氮(AlGaN)势垒层形成欧姆接触，栅极与铝镓氮(AlGaN)势垒层形成肖特基接触。但是对于横向GaNHFET而言，在截止状态下，从源极注入的电子可以经过GaN缓冲层到达漏极，形成漏电通道，过大的缓冲层泄漏电流会导致器件提前击穿，无法充分发挥GaN材料的高耐压优势，从而限制GaNHFET在高压方面的应用。同时横向GaNHFET器件主要依靠栅极与漏极之间的有源区来承受耐压，要获得大的击穿电压，需设计很大的栅极与漏极间距，从而会增大芯片面积，不利于现代电力电子系统便携化、小型化的发展趋势。与横向GaNHFET相比，垂直GaNHFET(VerticalHeterojunctionFiele-EffectTransistor，VHFET)结构可以有效地解决以上问题。现有技术GaNVHFET结构如图2所示，器件主要包括漏极、n+-GaN衬底、n-GaN缓冲层、P-GaN阻挡层、GaN沟道层、AlGaN势垒层和势垒层上形成的栅极和源极，其中漏极与n+-GaN衬底形成欧姆接触，源极与AlGaN势垒层形成欧姆接触，栅极与AlGaN势垒层形成肖特基接触。与横向GaNHFET相比，GaNVHFET存在以下优势：器件主要通过栅极与漏极之间的纵向间距，即n-GaN缓冲层来承受耐压，器件横向尺寸可以设计的非常小，有效节省芯片面积；同时p-GaN阻挡层与n-GaN缓冲层之间形成的p-n结可以有效阻挡从源极注入的电子，从而抑制器件缓冲层泄漏电流。除此之外，GaNVHFET结构还具有便于封装、低沟道温度等多方面优点。对于GaNVHFET结构而言，器件主要依靠p-GaN阻挡层与n-GaN缓冲层之间形成的p-n结来承受耐压，器件击穿与n-GaN缓冲层掺杂浓度成反比关系，欲提升器件击穿电压，就必须降低n-GaN缓冲层内掺杂浓度，但是过低的n-GaN缓冲层掺杂浓度会增大器件导通电阻，从而影响器件性能。因此如何在不降低n-GaN缓冲层掺杂浓度的前提下提升器件击穿电压，成为GaNVHFET结构设计亟待解决的问题之一。
技术实现思路
针对现有GaNVHFET器件存在的技术问题，本专利技术提供了一种超结垂直氮化镓基异质结场效应晶体管(Super-JunctionVerticalHeterojunctionFiele-EffectTransistor，SJ-VHFET)，通过在缓冲层中引入超结结构，来提升器件的击穿电压。本专利技术的目的通过下述技术方案实现：一种超结垂直氮化镓基异质结场效应晶体管，从下至上依次主要由漏极，n+-GaN衬底，GaN沟道层，AlGaN势垒层，以及AlGaN势垒层上的源极和栅极组成，源极与漏极均为欧姆接触，栅极为肖特基接触，其还包括由位于n+-GaN衬底与GaN沟道层之间，并由p-GaN缓冲层和n-GaN缓冲层排列形成的超结缓冲层。所述的超结缓冲层由n-GaN缓冲层以及分别位于n-GaN缓冲层两边的p-GaN缓冲层组成。所述栅极长度大于n-GaN缓冲层的长度Ln-buf，且部分覆盖n-GaN缓冲层两边的p-GaN缓冲层。所述n-GaN缓冲层长度为0.2μm至50μm，掺杂浓度为1×1015cm-3至1×1018cm-3。所述两边的p-GaN缓冲层长度相等，均为0.2μm至50μm。所述两边的p-GaN掺杂浓度相等，均为1×1015cm-3至1×1021cm-3。所述n-GaN缓冲层与两边的p-GaN缓冲层厚度相等，均为1μm至500μm。与现有技术GaNVHFET相比，本专利技术所提出的GaNSJ-VHFET器件优势为：当器件承受耐压时，由于n-GaN缓冲层与p-GaN缓冲层之间形成超结结构，n-GaN缓冲层可以完全耗尽，器件击穿电压只与n-GaN缓冲层厚度有关，而与n-GaN缓冲层内掺杂浓度无关，无需降低n-GaN缓冲层内掺杂浓度来提升器件击穿电压，从而可以同时实现器件的高击穿电压与低导通电阻。附图说明图1是已有技术横向GaNHFET结构示意图。图2是已有技术GaNVHFET结构。图3是本专利技术提供的GaNSJ-VHFET结构示意图。图4是本专利技术提供的GaNSJ-VHFET与已有技术GaNVHFET截止状态下漏极泄漏电流比较。图5是本专利技术提供的GaNSJ-VHFET与已有技术GaNVHFET击穿时n-GaN缓冲层内A-A’截面处电场强度比较。图6是本专利技术提供的GaNSJ-VHFET与已有技术GaNVHFET击穿电压与导通电阻随n-GaN缓冲层厚度变化比较。其中，图中附图标记对应的零部件名称为：301-源极，302-栅极，303-AlGaN势垒层，304-GaN沟道层，305-n+-GaN衬底，306-漏极，307-p-GaN缓冲层，308-n-GaN缓冲层。具体实施方式下面结合实施例对本专利技术作进一步地详细说明，但本专利技术的实施方式不限于此。实施例图1是已有技术横向GaNHFET结构示意图，从下至上主要包括衬底，氮化镓(GaN)缓冲层，氮化镓(GaN)沟道层，铝镓氮(AlGaN)势垒层以及铝镓氮(AlGaN)势垒层上形成的源极、漏极和栅极，其中源极和漏极与铝镓氮(AlGaN)势垒层形成欧姆接触，栅极与铝镓氮(AlGaN)势垒层形成肖特基接触。图2是已有技术GaNVHFET结构示意图，从下至上主要包括漏极，n+-GaN衬底，n-GaN缓冲层，p-GaN阻挡层，GaN沟道层，AlGaN势垒层以及AlGaN势垒层上形成的源极和栅极，其中源极和漏极均为欧姆接触，栅极为肖特基接触。图3是本专利技术提供的GaNSJ-VHFET结构示意图，从下至上依次主要由漏极306，n+-GaN衬底305，GaN沟道层304，AlGaN势垒层303组成，在AlGaN势垒层303上形成有源极301和栅极302，源极301与漏极306均为欧姆接触，栅极302为肖特基接触，还包括位于n+-GaN衬底305与GaN沟道层304之间，由p-GaN缓冲层307和n-GaN缓冲层308排列形成的超结缓冲层。为了方便讨论，图中定义了一个二维坐标系。所述栅极长度大于Ln-buf，其中Ln-buf为n-GaN缓冲层长度，且部分覆盖n-GaN缓冲层308两边的p-GaN缓冲层307。所述n-GaN缓冲层长度为0.2μm至20μm，掺杂浓度为1×1015cm-3至1×1018cm-3。所述两边的p-GaN缓冲层长度相等，均为0.2μm至50μm。所述两边的p-GaN掺杂本文档来自技高网...

【技术保护点】
一种超结垂直氮化镓基异质结场效应晶体管，从下至上依次主要由漏极(306)，n+?GaN衬底(305)，GaN沟道层(304)，AlGaN势垒层(303)，以及AlGaN势垒层(303)上的源极(301)和栅极(302)组成，源极(301)与漏极(306)均为欧姆接触，栅极(302)为肖特基接触，其特征在于：还包括位于n+?GaN衬底(305)与GaN沟道层(304)之间，并由p?GaN缓冲层(307)和n?GaN缓冲层(308)排列形成的超结缓冲层。

【技术特征摘要】
1.一种超结垂直氮化镓基异质结场效应晶体管，从下至上依次主要由漏极（306），n+-GaN衬底（305），GaN沟道层（304），AlGaN势垒层（303），以及AlGaN势垒层（303）上的源极（301）和栅极（302）组成，源极（301）与漏极（306）均为欧姆接触，栅极（302）为肖特基接触，其特征在于：还包括位于n+-GaN衬底（305）与GaN沟道层（304）之间，并由p-GaN缓冲层（307）和n-GaN缓冲层（308）排列形成的超结缓冲层；所述的超结缓冲层由n-GaN缓冲层（308）以及分别位于n-GaN缓冲层（308）两边的p-GaN缓冲层（307）组成；所述n-GaN缓冲层（308）掺杂浓度为1×1016cm-3，p-GaN缓冲层（307）掺杂浓度为1×1017cm-3；所述AlGaN势垒层（303）厚度为15nm，且GaN沟道层（304）厚度为10nm。2.根据权利要求1所述的一种超结垂直氮化镓基异质结场效应晶体管，其特征在于：所述栅极（302）长度大于n-G...

【专利技术属性】
技术研发人员：杜江锋，赵子奇，尹成功，罗杰，黄思霓，严慧，罗谦，于奇，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：