一种用于序列周边接口增强读取效能的系统技术方案

本发明专利技术公开了一种用于序列周边接口增强读取效能的系统，该系统包含：一输出入区块，用以接收一操作命令、第一地址、以及一第一效能增强指示；以及一逻辑电路，用以根据该第一效能增强指示，判定是否要进行一第一增强读取操作；并使该系统在进行该第一增强读取操作时，可直接接收与一该操作命令有关的一第二地址，不需再接收与该第二地址相关的操作命令。

【技术实现步骤摘要】

本专利技术是有关于集成电路及其操作。特别是本专利技术提供一种关于在集成电路中用于增强数据读取效能的方法与系统。而其中一例为本专利技术可以被应用于搭配使用一序列周边接口协议的序列存储元件中以达成快速数据传送速率。然而必须理解的是本专利技术具有较为宽广的应用范围。举例而言，本专利技术可以用在其它单独或是嵌入式的存储元件如动态随机存取存储器、静态随机存取存储器、平行闪存或是其它非易失存储器。本专利技术也可以应用于一序列周边接口以用来进行电子元件之间的通讯。
技术介绍
闪存已广泛地使用于许多电子方面的应用中。这些存储元件通常包含许多的输入输出接脚以放置存取此存储单元所需的数据及地址。为了响应增加的空间及布线需求，序列闪存于是被开发以提供较少的接脚数目，通常仅需要一个或两个数据接脚。此序列闪存可以提供给具有有限空间、接脚连接及消耗功率的系统储存之用。序列闪存可以被用作程序代码下载之用，以及储存影像、声音、文字及数据等用途。然而，传统的序列闪存具有许多限制。举例而言，一个传统的序列周边接口快闪存储元件藉由串序或序列的方式传送数据或地址位，如此限制了存储元件的速度。因此，如同上述需要能够提供一种改良技术以供序列周边接口之用。
技术实现思路
有鉴于此，本专利技术是有关于集成电路及其操作，特别是关于在集成电路中用于增强数据读取效能的系统。而其中一例为本专利技术可以被应用于搭配使用一序列周边接口协议的序列存储元件中以达成快速数据传送速率。然而必须理解的是本专利技术具有较为宽广的应用范围。举例而言，本专利技术可以用在其它单独或是嵌入式的存储元件如动态随机存取存储器、静态随机存取存储器、平行闪存或是其它非易失存储器。本专利技术也可以应用于一序列周边接口以用来进行电子元件之间的通讯。根据一特定实施例，本专利技术提供一种自一集成电路中读取数据的方法。此方法包含接收一读取命令，该读取命令与一增强数据读取相关，且自多个输入/输出接脚接收一第一地址。此方法包含接收一第一效能增强指示，且根据至少一个与该第一效能增强指示相关的信息，决定是否即将进行一增强读取操作。此方法包含等待n个频率周期，其中n是一个整数，之后同时使用多个输入/输出接脚自该集成电路中的一存储阵列输出数据，该数据与该第一读取地址相关。此方法包含进行一增强读取操作，根据与该效能增强指示相关的信息，决定是否即将进行一增强读取操作。在一特定实施例中，进行该增强读取操作包含自该多个对应的输入/输出接脚接收一第二地址，接收一第二效能增强指示，且根据至少一个与该第二效能增强指示相关的信息，决定是否即将进行一第二增强读取操作，且等待n个频率周期，其中n是一个整数，之后同时使用该多个输入/输出接脚自该集成电路中输出数据，该数据与该第二读取地址相关。在一实施例中，本专利技术也包含至少根据与该第二效能增强指示相关的信息，决定是否即将进行一第二增强读取操作。在一实施例中，决定是否即将进行一增强读取操作包含比较一效能增强指示中的一第一位与一第二位。在一特定实施例中，此集成电路包含一序列周边接口接脚安排组态，此序列周边接口接脚安排组态包含第一接脚是芯片选择(CS#)、第二接脚是数据输出(S0/SI01)、第三接脚是写入保护(WP#/SI02)、第四接脚是接地(GND)、第五接脚是数据输入(SI/SI00)、第六接脚是序列频率(SCLK)、第七接脚是保留(H0LD#/SI03)以及第八接脚是供应电压(VCC)。在一实施例中，此第一地址在六个频率周期内接收。在一特定实施例中，此第一效能增强指示包含四个指示位P4、P5、P6和P7在第一增强指示频率周期接收，而另四个指示位P0、P1、P2和P3则在第二增强指示频率周期接收。每一个第一增强指示频率周期中所接收的四个指示位之一会与在第二增强指示频率周期所接收的四个指示位对应之一进行比较。在一实施例中，会决定即将进行一增强读取操作，假如下列条件成立(P7幸P3)且(P6幸P2)且(P5幸Pl)且(P4幸PO)。根据另一实施例，本专利技术提供一种自一集成电路中读取数据的方法。此方法包含接收一读取命令，其与在一相同页面读取数据相关。此方法包含自对应的多个输入/输出接脚接收一第一地址，且接收一第一效能增强指示，和根据至少一个与该第一效能增强指示相关的信息，决定是否即将进行一增强读取操作。此方法包含等待n个频率周期，其中n是一个整数，之后同时使用多个输入/输出接脚自一存储阵列输出数据，该数据与该第一读取地址相关。此方法也包含进行一增强页面读取操作，根据与该效能增强指示相关的信息，决定是否即将进行该增强读取操作。在一特定实施例中，进行该增强页面读取操作包含自该多个对应的输入/输出接脚接收一第二地址，接收一第二效能增强指示，且根据至少一个与该第二效能增强指示相关的信息，决定是否即将进行一第二增强读取操作，且等待n个频率周期，之后同时使用该多个输入/输出接脚自该集成电路中输出数据，该数据与该第二读取地址相关。在一实施例中，此集成电路包含一序列周边接口接脚安排组态，此序列周边接口接脚安排组态包含第一接脚是芯片选择(CS#)、第二接脚是数据输出(S0/SI01)、第三接脚是写入保护(WP#/SI02)、第四接脚是接地(GND)、第五接脚是数据输入(SI/SI00)、第六接脚是序列频率(SCLK)、第七接脚是保留(H0LD#/SI03)以及第八接脚是供应电压(VCC)。根据一替代实施例，本专利技术提供一种增强数据读取的系统。此系统包含一个或多个元件，组态为接收一读取命令，其与一增强数据读取相关。此系统包含一个或多个元件，组态为自多个输入/输出接脚接收一第一地址。此系统包含一个或多个元件，组态为接收一第一效能增强指示。此系统也包含一个或多个元件，组态为根据至少一个与该第一效能增强指示相关的信息，决定是否即将进行一增强读取操作。此系统包含一个或多个元件，组态为等待n个频率周期，其中n是一个整数，之后同时使用多个输入/输出接脚自该集成电路中的一存储阵列输出数据，该数据与该第一读取地址相关。此系统包含一个或多个元件，组态为进行该增强读取操作，假如决定即将进行该增强读取操作。在一特定实施例中，此一个或多个元件进行该增强读取操作包含此一个或多个元件进行下列功能1.自该多个输入/输出接脚接收一第二地址；2.接收一第二效能增强指示；以及3.等待n个频率周期，其中n是一个整数，之后使用该多个输入/输出接脚自该集成电路中的该存储阵列输出数据，该数据与该第二读取地址相关。在一实施例中，此系统也包含一个或多个元件以至少根据与该第二效能增强指示相关的信息，来决定是否即将进行一第二增强读取操作。在一特定实施例中，此集成电路包含一序列周边接口接脚安排组态，此序列周边接口接脚安排组态包含第一接脚是芯片选择(CS#)、第二接脚是数据输出(S0/SI01)、第三接脚是写入保护(WP#/SI02)、第四接脚是接地(GND)、第五接脚是数据输入(SI/SI00)、第六接脚是序列频率(SCLK)、第七接脚是保留(H0LD#/SI03)以及第八接脚是供应电压(VCC)。在一实施例中，此第一多个地址段落在六个频率周期内接收。在一某些实施例中，此第一效能增强指示包含四个指示位P4、P5、P6和P7在第一增强指示频率周期接收，而另四个指示位PO、PU P2和P3则在第二增强指本文档来自技高网...

【技术保护点】
一种增强数据读取的系统，其特征在于，该系统包含：一输出入区块，用以接收一操作命令、第一地址、以及一第一效能增强指示；以及一逻辑电路，用以根据该第一效能增强指示，判定是否要进行一第一增强读取操作；并使该系统在进行该第一增强读取操作时，可直接接收与一该操作命令有关的一第二地址，不需再接收与该第二地址相关的操作命令。

【技术特征摘要】
2008.01.07 US 11/970,4681.一种增强数据读取的系统，其特征在于，该系统包含 一输出入区块，用以接收一操作命令、第一地址、以及一第一效能增强指示；以及 一逻辑电路，用以根据该第一效能增强指示，判定是否要进行一第一增强读取操作；并使该系统在进行该第一增强读取操作时，可直接接收与一该操作命令有关的一第二地址，不需再接收与该第二地址相关的操作命令。2.根据权利要求1所述的系统，其特征在于，在该系统进行第一增强读取操作之后，该输出入区块还用于 接收一第二地址； 接收一第二效能增强指示；以及 等待η个频率周期，其中η是一个整数，之后使用多个输入/输出接脚自一集成电路中的一存储阵列输出数据，该数据与该第二地址相关。3.根据权利要求2所述的系统，其特征在于，在自该集成电路中的该存储阵列...

【专利技术属性】
技术研发人员：洪俊雄，张坤龙，刘家和，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：