一种基于FPGA的抗多位错误翻转RS码检错纠错系统技术方案

本实用新型专利技术公开了一种基于FPGA的抗多位错误翻转RS码检错纠错系统，采用GF(24)域的缩短RS(8，4)码，它包括：控制电路、编码器、存储器、译码器；在待保护数据写入存储器之前对其进行编码产生校验位，将产生的校验位置于待保护数据信息后面一起写入存储器；从存储器读数据时，首先经过译码模块纠错后再将数据读出。本实用新型专利技术可以纠正基于SRAM存储器的最大连续8bits错误翻转，从而对基于SRAM的存储器进行加固。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

—种基于FPGA的抗多位错误翻转RS码检错纠错系统
本技术涉及一种检错纠错系统，特别涉及一种可以纠正基于SRAM的存储器 多位错误翻转的基于FPGA的抗多位翻转RS码检错纠错系统。
技术介绍
基于SRAM的存储器器件已经广泛应用于各类航天器件以及卫星上，但是由于太 空中的高能粒子撞击以及电磁辐射等恶劣的环境，将导致基于SRAM的存储器件逻辑状态 发生翻转原来存储位的O变为I，或者I变为O，造成系统功能紊乱。而 随着工艺尺寸进入纳米时代，芯片上晶体管的密度越来越高，密度的增高使得存储单元之 间的距离逐渐减小，距离的减小意味着以上这种错误可能造成多个单元的状态发生错误的 翻转，这就是多位错误翻转(Multiple Bits Up sets, MBUs)。美国NASA宇航局的JPL实 验室通过一系列的试验发现在Virtex-4(90nm)系列的FPGA中MBUs的发生概率几乎是 Virtex-1I (130nm)系列的3倍,是Virtex(220nm)系列的69倍,这证明了随着工艺尺寸的 降低，FPGA中MBUs的发生概率会越来越高，而FPGA中包含大量的SRAM存储单元，它们对 于尺寸的变化所导致的MBUs更为敏感。很多的辐射实验也表明存储器中MBUs与工艺密切 相关，在90nm时，存储器中2位MBUs的发生概率约为60%，当工艺为65nm时，3位和4位 MBUs的概率达到了 45%，而且随着工艺进入亚微米量级(小于90nm)时，MBUs引起的错误 翻转位数已经达到13位。为了对抗存储器数据的多位错误翻转，有人专利技术了一种可用于大容量存储器的 RS (256，252)码纠错译码芯片(公开号CN 1773863A)。该纠错译码芯片的乘法和求逆运 算运用查表和模加运算实现，由于是在GF(28)域，查表法需要大量的资源，以大量的面积获 取速度，有些得不偿失；其次，没有考虑到当信息位无错码时，可以停止chien搜索，终止纠 错，因为没必要纠错；再次，没有考虑到当错码个数大于纠错能力时，可以放弃纠错，因为会 越纠越错；最后，没有系统的RS编码，RS码只有在数据编码之后才可以译码纠错，这个专利技术 的芯片并不能做到即插即用。还有人专利技术了相似的一种基于FPGA的高速RS编译码器实现 方法(CN 102122964A)，采用三级流水线实现译码，使用双时钟驱动，以及大量的常系数乘 法器，这些方法虽然能在一定程度上提高速度，但是对于最重要的最耗资源的关键方程求 解部分却未有改善，虽然将常数乘法器转换为纯组合逻辑的异或运算，但是多级的纯组合 逻辑只会拖慢系统速度，大大影响系统的速度和性能，这并不适合实际的工程应用。针对上述问题，设计一个能够从数据写入存储器之初就开始进行编码防护，直到 从存储器读出数据时，再进行译码保护的、即插即用的、耗费资源少、效率较高的、可以用来 加固容易发生多位错误翻转的存储器的检错纠错系统显得尤为必要，本技术基于FPGA 的抗多位错误翻转RS码检错纠错系统就应运而生。
技术实现思路
本技术的目的在于，提供一种对存储器的多位错误翻转进行检错纠错的RS 码检错纠错系统，使得写入存储器中的数据首先通过RS码检错纠错系统编码后存入存储 器，当存储器遭受多位错误翻转时，RS码检错纠错系统能够通过译码将错误检测出来并纠正。本技术的技术方案是一种基于FPGA的抗多位错误翻转RS码检错纠错系统， 它包括控制电路、编码器、存储器、译码器；其中译码器包括校验子计算电路、chien搜索电路、关键方程求解电路、错码个数计数电路、错误图样FIFO、纠错电路。控制电路与编码器、译码器的错码个数计数电路、以及chien搜索电路相连接，控制数据的读写操作，以及根据错码个数计数电路的输出产生控制信号。在待保护数据写入存储器之前，控制电路首先控制待保护数据经过RS编码器，产生校验数据，将校验数据置于待保护数据后面一起写入存储器冰位信息位置于第(η-l)位到第(n-k)位，(n-k)位校验位置于第(n_k_l)位到第O位。编码器采用以生成多项式g (x)为模的除法电路，利用线性反馈移位寄存器实现，用于对待保护数据进行编码产生相应的校验位；其中的乘go，gl，g2，.，运算采用常数乘法器实现。存储器为SRAM型，用于存储待保护数据和相应的校验位，且校验位位于待保护信息数据后面。校验子计算电路，采用Horner准则-嵌套的乘累加实现，校验子计算电路的乘法器采用加D触发器分割的常数乘法器实现，用于计算校验子的值，并将校验子序列S 串行输出到关键方程求解电路。关键方程求解电路，采用改进的无逆BM迭代算法实现，用于计算错误位置多项式σ (X)和错误值多项式ω (χ)的系数；关键方程求解电路的乘法运算采用基于弱对偶基的比特并行乘法器实现，关键方程求解电路的平方运算采用常规基实现；其中的改进的无逆的BM迭代算法采用反向时钟控制，即在时钟上升沿计算Λ (k+1)，在时钟下降沿计算A(k+1)，以便在求出A(k+1)的值后，能够马上用于计算A(k+1) ;chien搜索电路用于搜索使错误位置多项式σ (χ) =0的根。错码个数计数电路用于计数使错误位置多项式σ (χ) = O的根的个数，并根据错码情况向控制电路输出相应的信息。错误图样FIFO，在 FPGA上直接实现，用于把错误值计算模块计算出的错误值依次缓存到FPGA芯片的错误图样FIFO中。错误值计算电路，采用Forney算法实现，其中的有限域元素求逆和求幂运算，均采用查ROM表方法实现。编码器和译码器均是在一片Xilinx Virtex-4系列器件XC4VLX15 上实现的。本技术具有的有益效果(I)采用错码个数计数电路，避免了错码个数大于纠错能力时，出现越纠越错的现象；避免了信息位无错时，花费资源进行chien搜索，纠正没必要的错误，提高了系统运行速度和系统可靠性；(2)针对不同的编译码步骤，使用最适合的乘法器，使效率最闻，易于在FPGA上快速闻效可罪的实现；(3)本专利技术的RS (8,4)码检错纠错系统在GF(24)域上，可以纠正最多连续Sbits错误，可靠性比较高，且比较适合计算机的字长；并且可以即插即用。附图说明图1为本技术提供的一种基于FPGA的抗多位翻转RS码检错纠错系统总体结构图。图2为本技术提供的一种基于FPGA的抗多位翻转RS码检错纠错系统编码模块图。图3为本技术提供的GF(24)域中常数乘法器乘α 2电路结构图。图4为本技术提供的校验子计算模块实现电路结构图。图5为本技术提供的对偶基实现的比特并行乘法器框图。图6为本技术提供的chien搜索模块判断Iv1是否错误的电路结构图。具体实施方式请参阅图1，本技术所述的一种基于FPGA的抗多位错误翻转RS码检错纠错系统包括控制电路、编码器、译码器、存储器；其中译码器包括校验子计算电路、chien搜索电路、关键方程求解电路、错码个数计数电路、错误图样FIFO、纠错电路。请参阅图2，本技术中，所述的编码器，采用以生成多项式g(x)为模的除法电路，利用线性反馈移位寄存器实现编码，其求余运算用(n-k)级移位寄存器实现。当控制电路控制待保护数据写入存储器时，首先控制待保护的数据进入编码本文档来自技高网...

【技术保护点】
一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，本专利技术包括：控制电路、编码器、存储器、译码器；其中译码器包括校验子计算电路、chien搜索电路、关键方程求解电路、错码个数计数电路、错误图样FIFO、纠错电路；控制电路与编码器、译码器的错码个数计数电路、chein搜索电路、以及存储器相连，控制数据的读写操作，以及根据错码个数计数电路的输出产生控制信号。

【技术特征摘要】
1.一种基于FPGA的抗多位错误翻转RS码检错纠错系统，其特征在于，本发明包括控制电路、编码器、存储器、译码器；其中译码器包括校验子计算电路、chien搜索电路、关键方程求解电路、错码个数计数电路、错误图样FIFO、纠错电路；控制电路与编码器、译码...

【专利技术属性】
技术研发人员：王巍，王宁，张美杰，徐飞，李莹，
申请(专利权)人：天津工大瑞工光电技术有限公司，
类型：实用新型
国别省市：