本发明专利技术公开一种超低功耗键扫式状态选择电路，包括上拉管、沿产生电路以及锁存电路；沿产生电路的输入端连接时钟信号，输出端与上拉管的栅极连接；上拉管为PMOS管，其源极连接电源电压，其漏极与锁存电路的输入端连接；锁存电路的输入端引出引脚，输出端连接内部电路。本发明专利技术使用时钟电路内部的时钟信号，通过简单的沿产生电路，产生出脉宽可控的扫描信号对端口信号进行扫描，功耗仅来自于脉冲信号有效期间，完全解决了为了实现低功耗而引起的生产成本提高以及可靠性下降的问题。结构简单易于实现，占用版图面积小，基本不增加电路成本，具有更低的功耗以及更高的可靠性。
【技术实现步骤摘要】
本专利技术属于CMOS电路，特别涉及键扫式状态选择电路。
技术介绍
在低功耗、低成本的时钟类电路中，由于电路的简单结构决定了很多使用是通过端口绑定来选择电路的不同工作状态。由于成本需求，电路通常有一个初始默认状态，导致在绑定选择其它状态时会产生出一个固定存在的直流通路极大增加电路的功耗。为了降低此功耗，传统结构将会引起生产成本增加以及可靠性下降的问题。以上拉结构为例，传统的上拉结构如图1、图2所示。上拉结构普遍采用上拉电阻或者上拉管来实现完成。使用上拉管或者上拉电阻实现端口高电平来选择电路的一种默认工作状态；当端口需要处于低电平来选择电路的另外一种工作状态时，需要将端口键合到地，从而将产生出从电源到地的恒定电流通路，此电流通路的电流大小取决于电阻或者上拉管的尺寸大小。为了保证电路的低功耗要求，以电阻为例，通常需要数量级的电阻来实现，通常电路中的电阻方块值为IK 2K，实现此电阻需要很大的版图面积，增加了电路的制造成本，同时由于该端口驱动电流很小，容易受到外界干扰，影响电路的可靠性。使用尺寸较大的倒比上拉管也会产生出同样的问题，仅对版图的面积影响比电阻略小。除上述结构外，也可以采用分别键合到电源/地或者更复杂的一些电路来实现电路的低功耗高可靠性要求，但都将大大增加电路的生产成本。
技术实现思路
本专利技术的目的在于提供一种超低功耗键扫式状态选择电路，在保证实现电路端口状态(一个默认状态，一个键合选择状态)可靠性的基础上，实现超低功耗要求的同时，又几乎不增加电路的生产成本。本专利技术的技术方案如下—种超低功耗键扫式状态选择电路，包括上拉管、沿产生电路以及锁存电路；所述沿产生电路的输入端连接时钟信号，沿产生电路的输出端与上拉管的栅极连接；所述上拉管为PMOS管，上拉管的源极连接电源电压，上拉管的漏极与锁存电路的输入端连接；所述锁存电路的输入端引出引脚，锁存电路的输出端连接内部电路。其进一步的技术方案为所述沿产生电路由第一反相器和或门组成；时钟信号连接或门的一个输入端，并经第一反相器连接或门的另一个输入端；或门的输出端与所述上拉管的栅极连接。以及，其进一步的技术方案为所述锁存电路由PMOS管和第二反相器组成；第二反相器的一端与所述上拉管的漏极连接并引出引脚，第二反相器的另一端连接内部电路；PMOS管的漏极连接第二反相器的引脚端，PMOS管的栅极连接第二反相器的内部电路端，PMOS管的源极连接电源电压。本专利技术的有益技术效果是本专利技术使用时钟电路内部的时钟信号，通过简单的沿产生电路，产生出脉宽可控(通常为ns级)的扫描信号对端口信号进行扫描，功耗仅来自于脉冲信号有效期间，完全解决了为了实现低功耗而引起的生产成本提高以及可靠性下降的问题。结构简单易于实现，占用版图面积小，基本不增加电路成本，具有更低的功耗以及更高的可靠性。附图说明图1是现有采用电阻类上拉结构实现状态选择的电路示意图。图2是现有采用上拉管类上拉结构实现状态选择的电路示意图。图3是本专利技术的电路框图。图4是本专利技术沿产生电路的输出波形示意图。图5是本专利技术实施例的电路图。具体实施例方式下面结合附图对本专利技术的具体实施方式做进一步说明。如图3所示，本专利技术由上拉管P1、沿产生电路以及锁存电路三部分构成。沿产生电路的输入端连接时钟信号，输出端与上拉管Pl的栅极连接。上拉管Pl为PMOS管，其源极连接电源电压VCC，漏极与锁存电路的输入端连接。锁存电路的输入端引出引脚，锁存电路的输出端接内部电路。本专利技术电路的工作原理为时钟电路内部产生的时钟信号通过沿产生电路输出如图4所示的波形，时钟信号的周期为TI，沿产生电路输出信号的有效脉宽为T2。沿产生电路的输出信号驱动PMOS上拉管P1。由于PMOS管低电平有效，所以只有在T2时间内PMOS上拉管Pl才导通。此时如果端口没有被绑定到地，端口高电平状态被锁存电路锁存，电路处于默认工作状态；当端口被绑定到地后，端口处于低电平，此时低电平状态被锁存电路锁存，电路处于键合选择状态。图3中PMOS上拉管Pl无论电路处于何种状态，导通时间都仅为T2。电路在键合选择状态时，电源到地直流通路建立的时间仅为T2，此时端口的功耗为P=U*I*T2/T1而使用上拉管或者上拉电阻的端口功耗为P=U* I’由于电路的工作电压U恒定，使用上拉管或者上拉电阻的端口只能通过减小电流I’来降低端口功耗，就导致了端口的驱动能力弱，易受外界干扰，降低了电路的可靠性；同时端口上拉管或者上拉电阻的大尺寸将增加电路的生产成本。图3所示本专利技术电路的端口功耗可以通过T2/T1的比值来调节。既可以为端口提供合适的驱动电流I，保证电路的可靠性；同时还可以根据客户需求通过T2/T1的比值来调节端口的功耗。沿产生电路、上拉管Pl以及锁存电路都可以使用最小尺寸的MOS管实现，基本不增加电路的生产成本。从以上分析可见，无论从性能上，还是生产制造成本上，本专利技术的优点都是非常明显的。本专利技术的一个实施例如下如图5所示，本专利技术超低功耗键扫式状态选择电路由沿产生电路、上拉管Pl以及锁存电路三部分组成。图5中的时钟信号使用电路内部产生的时钟，频率为0. 5Hz。沿产生电路由反相器INV 13和或门0R2 12组成。时钟信号连接或门0R2I2的一个输入端，并经过反相器INV 13后连接或门0R2 12的另一个输入端。或门0R2 12的输出端与PMOS上拉管Pl的栅极连接。锁存电路由PMOS管P2和反相器INV Il组成。反相器INV Il的一端与PMOS上拉管Pl的漏极连接并引出引脚，另一端连接内部电路。PMOS管P2的漏极接反相器INV Il的引脚端，栅极接反相器INV Il的内部电路端，源极接电源电压VCC。图5中，MOS管的尺寸见下表本文档来自技高网...
【技术保护点】
一种超低功耗键扫式状态选择电路，其特征在于：包括上拉管、沿产生电路以及锁存电路；所述沿产生电路的输入端连接时钟信号，沿产生电路的输出端与上拉管的栅极连接；所述上拉管为PMOS管，上拉管的源极连接电源电压，上拉管的漏极与锁存电路的输入端连接；所述锁存电路的输入端引出引脚，锁存电路的输出端连接内部电路。
【技术特征摘要】
1.一种超低功耗键扫式状态选择电路，其特征在于包括上拉管、沿产生电路以及锁存电路；所述沿产生电路的输入端连接时钟信号，沿产生电路的输出端与上拉管的栅极连接；所述上拉管为PMOS管，上拉管的源极连接电源电压，上拉管的漏极与锁存电路的输入端连接；所述锁存电路的输入端引出引脚，锁存电路的输出端连接内部电路。2.根据权利要求1所述超低功耗键扫式状态选择电路，其特征在于所述沿产生电路由第一反相器和或门组成；...
【专利技术属性】
技术研发人员：孙强，
申请(专利权)人：无锡海威半导体科技有限公司，
类型：发明
国别省市：
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