半导体集成电路制造技术

本发明专利技术的目的在于提供一种能够将箝位电压设定为正确值的半导体集成电路。该半导体集成电路具有：恒定电流部（60），其被供给电源并产生恒定电流，其中所述电源为第一电压；箝位部（71），其被供给由恒定电流部（60）产生的恒定电流并产生比第一电压低的第二电压，将第一电压的电源箝位在第二电压；以及基准电压产生部（72），其被供给由箝位部（71）箝位后的电源并产生基准电压，箝位部（71）是将栅极与漏极连接并纵型连接而成的多级MOS晶体管（M11-1~M11-n）。

【技术实现步骤摘要】
半导体集成电路
本专利技术涉及具有基准电压电路的半导体集成电路。
技术介绍
在半导体集成电路中有高耐压电路和低耐压电路并存的半导体集成电路。在这样的半导体集成电路中设有用于防止向低耐压电路施加较高电压的箝位电路(clampcircuit)。图6是本申请人之前在专利文献1中提出的半导体集成电路的电路结构图的一个例子。图6中，半导体集成电路具有电源端子11、电阻12、箝位电路13、低耐压的内部电路14。电源端子11是被施加高电压VDD1(例如最大为30V)的端子，其经由电阻12与箝位电路13和内部电路14连接。箝位电路13由一个npn型双极性晶体管21构成。npn型双极性晶体管21的发射极经由电阻12与电源端子11连接，并且与内部电路14连接。晶体管21的集电极与基极连接在一起并接地。上述结构的箝位电路13将与电阻12的连接点的电压箝位在不会损坏内部电路14的电压。箝位电压也就是npn型双极性晶体管21的逆电压(发射极、基极间的反方向电压)例如是6V，箝位电路13将供给到内部电路14的电压箝位在晶体管21的逆电压。内部电路14具有基准电压产生电路16、由低电压(例如6V以下)驱动的低电压驱动用电路17。基准电压产生电路16与低电压驱动用电路17连接。基准电压产生电路16具有耗尽型n沟道MOS晶体管23(depressiontypenchannelMOStransistor)和增强型n沟道MOS晶体管24(enhancementtypenchannelMOStransistor)。MOS晶体管23的漏极与晶体管21的发射极连接。MOS晶体管24的源极接地。MOS晶体管23的栅极与MOS晶体管24的栅极连接在一起，并且MOS晶体管23的源极和MOS晶体管24的漏极连接在一起。耗尽型的MOS晶体管23作为电流源工作，将MOS晶体管23的源极电流作为MOS晶体管24的漏极电流流过而由此生成的MOS晶体管24的发射极、基极间的阈值电压(例如2.0V)作为基准电压VREF供给到低电压驱动用电路17。专利文献1：日本特开2009-164415号公报在形成MOS晶体管的工序中作成图6所示的现有的半导体集成电路。npn型双极性晶体管21将在作成MOS晶体管的工序中形成的npn结(npnjunction)作为双极性晶体管来使用。在形成MOS晶体管的工序中形成的双极性晶体管21中，双极性晶体管21的逆电压的波动大，无法将箝位电压设定成正确值(6V)，结果产生了半导体集成电路的成品率变差这样的问题。
技术实现思路
本专利技术是鉴于上述问题而提出的专利技术，其目的在于提供一种能够将箝位电压设定为正确值的半导体集成电路。本专利技术的一个实施方式涉及的半导体集成电路，具有：恒定电流部(60)，其被供给电源并产生恒定电流，其中所述电源为第一电压；箝位部(71)，其被供给由所述恒定电流部(60)产生的恒定电流并产生比所述第一电压低的第二电压，将所述第一电压的电源箝位在所述第二电压；以及基准电压产生部(72)，其被供给由所述箝位部(71)箝位后的电源并产生基准电压，所述箝位部(71)是将栅极与漏极连接并纵型连接而成的多级MOS晶体管(M11-1～M11-n)；所述纵型连接而成的n级MOS晶体管在饱和区域进行工作，使用所述恒定电流IREF、电子的移动度μn、每单位面积的栅极容量Cox、MOS晶体管的栅极宽度W、MOS晶体管的栅极长度L、MOS晶体管的临界电压Vth，以下述公式来表示为所述第二电压的Vc，VC＝n×[2×IREF/(μnCox)]1/2×(L/W)1/2+n×Vth。优选的是，所述恒定电流部(60)具有：电流稳定化部(63)，其将电流稳定化并输出所述恒定电流；第一启动部(61)，其在接入为所述第一电压的电源起的一定期间内，向所述电流稳定化部(63)供给为所述第一电压的电源；以及电流供给部(62)，其向所述电流稳定化部(63)供给与在所述基准电压产生部(72)中流过的电流对应的电流。优选的是，所述恒定电流部(60)具有：电流稳定化部(63)，其将电流稳定化并输出所述恒定电流；第二启动部(64)，其在所述基准电压产生部(72)中产生的基准电压不足预定的参考电压时，向所述电流稳定化部(63)供给为所述第一电压的电源；以及电流供给部(62)，其向所述电流稳定化部(63)供给与在所述基准电压产生部(72)中流过的电流对应的电流。优选的是，所述基准电压产生部(72)具有：耗尽型的第一MOS晶体管(M13)，其漏极被供给由所述箝位部(71)箝位后的电源，栅极和源极与所述基准电压的输出端子(73)连接；以及增强型的第二MOS晶体管(M14)，其栅极和漏极与所述基准电压的输出端子(73)连接。此外，上述括号内的参考符号是为了易于理解而标注的，仅是一个例子，并局限于图示的方式。通过本专利技术，能够将箝位电压设定成正确值。附图说明图1是监视警报系统的一个实施方式的结构图。图2是子机的一个实施方式的结构图。图3是本专利技术的半导体集成电路的一个实施方式的电路结构图。图4是本专利技术的半导体集成电路的一个实施方式的变形例的电路结构图。图5是表示电源电压与调节器电路的输出电压的关系的示意图。图6是半导体集成电路的电路结构图的一个例子。符号说明30母机31电源信号线32-1～32-n子机41高耐压芯片42微型计算机43基片44监视传感器46基准电压电路47调节器电路48接收电路49发送电路60恒定电流源部61、64启动部62电流供给部63电流稳定化部65比较器66直流电源70基准电压产生部71箝位部72基准电压产生部C1电容器M1～M15MOS晶体管R1、R2电阻具体实施方式以下，根据附图对本专利技术的实施方式进行说明。<警报系统的结构>图1是表示监视警报系统的一个实施例的结构图。监视警报系统具有：母机30、电源信号线31、多个子机32-1～32-n。母机30向与电源信号线31连接的多个子机32-1～32-n分别供给电源VDD1。电源VDD1是通常电压24V(最大电压30V)。另外，母机30还通过电源信号线31以串行通信方式向多个子机32-1～32-n分别发送控制数据。各子机32-1～32-n分别从母机30被供给电源从而工作，使用内置的监视传感器来进行设置环境的数据收集即进行监视。然后，各子机将监视传感器的输出数据与阈值进行比较来进行判定，根据判定结果产生警报(报警)。各子机32-1～32-n在产生警报时通过电源信号线31以串行通信方式向母机30发送警报数据。<子机的结构>图2表示子机的一个实施方式的结构图。子机具有：高耐压芯片41、微型计算机42、监视传感器44。高耐压芯片41和微型计算机42设于基片(basechip)43上。电源信号线31与端子45连接。高耐压芯片41内的基准电压电路46、调节器电路47、接收电路48、发送电路49分别与端子45连接。基准电压电路46经由端子45从电源信号线31被供给电源VDD1(通常电压24V、最大电压30V)，产生基准电压VREF(例如2.0V)，并将其供给到调节器电路47。调节器电路47经由端子45从电源信号线31被供给电源VDD1，生成以基准电压VREF为基准例如稳定在5V的直流电压并进行输出。调节器电路47输本文档来自技高网...

【技术保护点】
一种半导体集成电路，其特征在于，具有：恒定电流部，其被供给电源并产生恒定电流，其中所述电源为第一电压；箝位部，其被供给由所述恒定电流部所产生的恒定电流并产生比所述第一电压低的第二电压，将所述第一电压的电源箝位在所述第二电压；以及基准电压产生部，其被供给由所述箝位部箝位后的电源并产生基准电压，所述箝位部是将栅极与漏极连接并纵型连接而成的多级MOS晶体管。

【技术特征摘要】
2011.09.27 JP 2011-2107331.一种半导体集成电路，其特征在于，具有：恒定电流部，其被供给电源并产生恒定电流，其中所述电源为第一电压；箝位部，其被供给由所述恒定电流部所产生的恒定电流并产生比所述第一电压低的第二电压，将所述第一电压的电源箝位在所述第二电压；以及基准电压产生部，其被供给由所述箝位部箝位后的电源并产生基准电压，所述箝位部是将栅极与漏极连接并纵型连接而成的n级MOS晶体管，所述纵型连接而成的n级MOS晶体管在饱和区域进行工作，使用所述恒定电流IREF、电子的移动度μn、每单位面积的栅极容量Cox、MOS晶体管的栅极宽度W、MOS晶体管的栅极长度L、MOS晶体管的临界电压Vth，以下述公式来表示为所述第二电压的Vc，VC＝n×[2×IREF/(μnCox)]1/2×(L/W)1/2+n×Vth。2.根据权利要求1所述的半导体集成电路，其特征在于，所...

【专利技术属性】
技术研发人员：桑原浩一，山口公一，
申请(专利权)人：三美电机株式会社，
类型：发明
国别省市：