一种集成电路及制作集成电路的方法技术

本申请公开了一种集成电路及制作集成电路的方法。所述集成电路包括：功率MOSFET，具有漏极、栅极和源极；JFET，具有漏极、栅极和源极，所述JFET的漏极耦接至所述功率MOSFET的漏极，所述JFET和功率MOSFET共用所述集成电路的衬底上的漂移区；检测引脚，耦接至所述JFET的源极；源极引脚，耦接至所述功率MOSFET的源极；栅极引脚，耦接至所述功率MOSFET的栅极；漏极引脚，耦接至所述功率MOSFET的漏极和所述JFET的漏极。本申请通过简单的制作工艺保证了低电压水平的控制器可接收功率MOSFET的漏极高压。

【技术实现步骤摘要】

本专利技术涉及一种电子电路，更具体地说，本专利技术涉及。
技术介绍
场效应晶体管(FET)被广泛应用于各种电子电路中。在某些应用场合，需要检测场效应晶体管的漏极电压来控制场效应晶体管的运行。例如，控制器根据该漏极电压控制场效应晶体管的导通或者断开。但在某些应用场合，场效应晶体管的漏极电压可能为高压。若将该漏极高压直接输送至控制器，极可能损坏控制器
技术实现思路
因此本专利技术的目的在于解决现有技术的上述技术问题，提出一种改进的集成电路及制作集成电路的方法。根据本专利技术的实施例，提出了一种集成电路，包括功率M0SFET，具有漏极、栅极和源极JFET，具有漏极、栅极和源极，所述JFET的漏极耦接至所述功率MOSFET的漏极，所述JFET和功率MOSFET共用所述集成电路的衬底上的漂移区；检测引脚，耦接至所述JFET的源极；源极引脚，耦接至所述功率MOSFET的源极；栅极引脚，耦接至所述功率MOSFET的栅极；漏极引脚，耦接至所述功率MOSFET的漏极和所述JFET的漏极。根据本专利技术的实施例，还提出了一种制作集成电路的方法，包括在衬底上形成外延层；在外延层内形成一垂直型MOSFET的源极和栅极；在外延层内形成一垂直型JFET的源极和栅极；其中所述垂直型JFET和垂直型MOSFET共用漂移区，所述漂移区包括所述外延层；所述衬底做为所述垂直型MOSFET的漏极和垂直型JFET的漏极。根据本专利技术的实施例，还提出了一种集成电路，包括功率MOSFET JFET，与所述功率MOSFET共用衬底上的漂移区；检测引脚，经由所述JFET耦接至所述功率MOSFET的漏极，所述检测引脚为所述集成电路的外部引脚，该检测引脚允许外部电路检测所述功率MOSFET的漏极电压；栅极引脚，耦接至功率MOSFET的栅极，所述栅极引脚为所述集成电路的外部引脚。根据本专利技术各方面的上述集成电路和制作集成电路的方法，通过简单的制作工艺保证了低电压水平的控制器接收功率MOSFET的漏极高压。附图说明图1示意性地示出了检测一金属氧化物半导体场效应晶体管112漏极电压的电路；图2为根据本专利技术一实施例的集成电路220的电路结构示意图；图3示意性地示出了根据本专利技术一个实施例的集成电路220的剖面图；图4 15示意性地示出了根据本专利技术另一个实施例的集成电路220的制作流程图；图16为根据本专利技术又一实施例的采用集成电路220的电路的结构示意图；图17具体示出了图16所示的采用集成电路220的电路的结构示意图。具体实施例方式下面将详细描述本专利技术的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本专利技术。在以下描述中，为了提供对本专利技术的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是不必采用这些特定细节来实行本专利技术。在其他实例中，为了避免混淆本专利技术，未具体描述公知的电路、材料或方法。在整个说明书中，对“ 一个实施例”、“实施例”、“ 一个示例”或“示例”的提及意味着结合该实施例或示例描述的特定特征、结构或特性被包含在本专利技术至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和/或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。应当理解，当称元件“耦接到”或“连接到”另一元件时，它可以是直接耦接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。图1示意性地示出了检测一金属氧化物半导体场效应晶体管(MOSFET) 112漏极电压的电路。在图1所示实施例中，MOSFET 112为功率金属氧化物半导体场效应晶体管，其漏极电压可能达到30 100V。但控制器101只能处理3 6V的电压。此时，控制器101通过一结型场效应晶体管(JFET) 102来检测MOSFET 112的漏极电压，使得控制器101无需直接接收高压。和典型功率器件一样，MOSFET 112为独立封装的分立型器件110。JFET 102和控制器101被集成在相同裸片上，并被封装在一起作为控制器件100。但将JFET 102和控制器101集成在相同裸片上至少有2个缺点。第一，由于在某些应用场合，MOSFET 112的漏极电压为-O. 8至-1. 0V，通过JFET 102将控制器101连接至外部MOSFET 112可能引起衬底注入；第二，制作控制器101的工艺可以处理低的门限电压，但该工艺不能处理高于30V的电压，从而限制了其在高压场合的应用。图2为根据本专利技术一实施例的集成电路220的电路结构示意图。在图2所示实施例中，集成电路220只包括形成在相同裸片并封装在一起的垂直JIFET 225和垂直功率MOSFET 226。跨接在功率MOSFET 226两端的二极管为功率MOSFET 226的体二极管，而非独立的分立器件。在一个实施例中，集成电路220的封装(即JFET 225和功率MOSFET 226的封装)为四端子的小外型集成电路(small outline integrated circuit, SOIC)封装，如集成电路220包括端子221 (检测引脚)、端子222 (栅极引脚)、端子223 (源极引脚)以及端子224(漏极引脚)。其中端子221 224为外部引脚，通过该四端子允许外部电路连 接至集成电路220。端子221 (即检测引脚)通过长通的JFET 225连接至功率MOSFET 226。通过JFET 225，控制器210避免直接连接至可能为高压的功率MOSFET 226的漏极。在图2所示实施例中，检测引脚(端子221)连接至JFET 225的源极；栅极引脚(端子222)、源极引脚(端子223)和漏极引脚(端子224)分别连接至功率MOSFET 226的栅极、源极和漏极JFET 225的漏极连接至功率MOSFET 226的漏极。集成电路220可被应用于检测漏极电压的场合。如集成电路220可被用做理想二极管(导通压降小于常规二极管的二极管)。当然，本领域的技术人员应当意识到，集成电路220也可应用于其他多种场合。在一个实施例中，为便于检测功率MOSFET 226的漏极电压，JFET 225和功率MOSFET 226被制作在相同的衬底上以共用漂移区。漂移区包括形成在衬底上的外延层，所述衬底作为JFET 225的漏极和功率MOSFET 226的漏极。由于JFET 225和MOSFET 226共用漂移区，两者具有相似的电学特性，因此，JFET 225和MOSFET 226可用允许高压的相同分立制作工艺制作。在图2所示实施例中，集成电路220为控制器210的外部器件。因此，控制210可在另外的衬底上制作，并且无需受限于JFET 225和功率MOSFET 226的电学特性要求。在一个实施例中，控制器210可为二极管-模拟器(diode-emulator)控制器、太阳电池板控制器、电压调整器的同步开本文档来自技高网...

【技术保护点】
一种集成电路，包括：功率MOSFET，具有漏极、栅极和源极；JFET，具有漏极、栅极和源极，所述JFET的漏极耦接至所述功率MOSFET的漏极，所述JFET和功率MOSFET共用所述集成电路的衬底上的漂移区；检测引脚，耦接至所述JFET的源极；源极引脚，耦接至所述功率MOSFET的源极；栅极引脚，耦接至所述功率MOSFET的栅极；漏极引脚，耦接至所述功率MOSFET的漏极和所述JFET的漏极。

【技术特征摘要】
2012.01.20 US 13/355,3241.一种集成电路，包括功率M0SFET，具有漏极、栅极和源极；JFET,具有漏极、栅极和源极，所述JFET的漏极耦接至所述功率MOSFET的漏极，所述 JFET和功率MOSFET共用所述集成电路的衬底上的漂移区；检测引脚，耦接至所述JFET的源极；源极引脚，耦接至所述功率MOSFET的源极；栅极引脚，耦接至所述功率MOSFET的栅极；漏极引脚，耦接至所述功率MOSFET的漏极和所述JFET的漏极。2.如权利要求1所述的集成电路，其中所述集成电路的封装为四端子的小外型集成电路封装。3.如权利要求1所述的集成电路，其中所述集成电路只包括所述JFET和所述功率 MOSFET。4.如权利要求1所述的集成电路，其中所述JFET和所述功率MOSFET均为垂直型器件， 所述集成电路的衬底作为所述JFET和所述功率MOSFET的漏极。5.如权利要求1所述的集成电路，其中所述JFET和所述功率MOSFET的漂移区包括形成在集成电路...

【专利技术属性】
技术研发人员：李铁生，
申请(专利权)人：成都芯源系统有限公司，
类型：发明
国别省市：