多重RC触发电源钳位ESD保护电路制造技术

本发明专利技术涉及集成电路芯片静电放电保护技术领域，具体涉及一种多重RC触发电源钳位ESD保护电路。该电路通过ESD冲击探测单元探测静电脉冲的接入并发送响应信号至泄放晶体管开启通路，泄放晶体管将冲击带来的静电电荷释放后由泄放晶体管关断通路关断，并保证正常上电时漏电很小；进一步的，利用CR结构代替RC+反相器结构作为ESD冲击探测单元，简化了电路结构，也在一定程度上延长了泄放晶体管开启时间；更进一步的，通过对泄放晶体管关断通路的无源电容使用电流镜单元，更有效的延长了泄放晶体管的开启时间；因此，本发明专利技术能够在合理的版图面积下有效的延长泄放晶体管在ESD冲击下的开启时间，并保证保护电路正常上电时漏电很小。

【技术实现步骤摘要】

本专利技术涉及集成电路芯片静电放电(ESD, Electronic StaticDischarge)保护
，具体涉及一种多重RC触发电源钳位ESD保护电路。
技术介绍
集成电路芯片的静电防护设计是保证芯片能够正常工作的必备条件之一，芯片若是没有一套有效的防静电冲击机制，那么，在其能够发挥效用之前就很有可能因静电击穿而失效。芯片在生产、运输、测试以及使用过程中，要面临很多来自机械设备、人体或者是其它电子设备带来的静电冲击，因此,静电冲击本身也有不同的发生机理和模式。总体来看，静电冲击具有时间短、形成的瞬时电压和电流大等特点，对芯片内部的逻辑电路具有很强的潜在杀伤力。所以，芯片设计者需要为芯片设计一个有效的防静电冲击机制，在ESD冲击发生时，能够把冲击带来的静电电荷泄放掉，保证内部功能电路的正常工作。集成电路芯片的ESD保护研究涉及的范围广，需要考虑的因素众多。具体来看，可以从器件级别来优化冲击泄放器件在冲击来临时的泄放能力；可以从电路级别来设计一个有效的触发机制，让冲击泄放器件在冲击来临时及时打开，在正常上电时保持关断；还可以从电路版图级别来解决冲击泄放器件面临冲击时不同单元开启不一致的问题。ESD防护方案的以上三个方面相辅相成，优秀的ESD防护方案都力图在防护性能和防护成本之间找到一个最好的折中点。有效的触发机制可以通过设计电源钳位电路来实现；有效的触发机制是指1、ESD冲击来临时，泄放晶体管开启时间足够长，能够把静电电荷完全泄放掉。2、正常上电时，泄放晶体管关闭得足够好，避免不必要的漏电。3、钳位电路自身占据芯片的面积要适当，保证保护策略自身带来的成本尽可能小。现有技术中的一种电源钳位ESD保护电路如图1中所示，这种电源钳位ESD保护电路采用了把泄放晶体管(Mbig)的开启通路和关断通路分开的设计思想。如此一来，泄放晶体管在冲击来临时的开启时间主要由泄放晶体管关断通路的时间延迟来决定，这样就给了 ESD冲击探测电容(Rl)和电阻(Cl)做小的空间，在Rl和Cl做小之后，电路版图的面积自然能够得到减小，同时防止保护电路被快速上电电压误触发的能力也得到了加强；并且即便泄放晶体管被一个快速上电电压误触发，保护电路也会在关断通路一定的时间延迟之后脱离误触发状态，可以有效避免类闩锁问题。泄放晶体管的开启时间由泄放晶体管关断通路的等效RC延迟来决定，当ESD冲击来临时，泄放晶体管开启时间越长，对保护自身的可靠性越好。上述电源钳位ESD保护电路中，泄放晶体管关断通路的电阻是用PMOS晶体管(Mp5，Mp6)来实现，在集成电路工艺中，用有源器件来充当的电阻通常很难实现比较大的电阻值。因此，泄放晶体管关断通路的两级RC结构要想达到与ESD冲击探测电阻电容结构同样大小的等效时间常数，需要把电容C2和C3做得非常大，较大的无源器件使得保护电路的版图面积大大增加，因此，上述电源钳位ESD保护电路在一定程度上是有悖于设计可靠性的要求的。
技术实现思路
(一)要解决的技术问题本专利技术的目的在于提供一种多重RC触发电源钳位ESD保护电路，用于在ESD冲击发生后，把冲击带来的静电电荷泄放掉；进一步的，本专利技术还解决了如何在合理的版图面积下有效的延长泄放晶体管在ESD冲击下的开启时间，并保证保护电路在正常上电时漏电很小的问题。(二)技术方案本专利技术技术方案如下一种多重RC触发电源钳位ESD保护电路，包括ESD冲击探测单元以及分别与其连接的泄放晶体管开启通路和泄放晶体管关断通路，所述泄放晶体管开启通路以及泄放晶体管关断通路分别与泄放晶体管连接；所述ESD冲击探测单元，用于探测是否有静电脉冲接入该电路；若有，则发送响应信号至所述泄放晶体管开启通路；所述泄放晶体管开启通路，用于根据所述响应信号开启泄放晶体管；所述泄放晶体管关断通路，用于在ESD冲击下，为泄放晶体管提供足够的开启时间，然后关断泄放晶体管；所述泄放晶体管，用于泄放所述静电脉冲带来的静电电荷。优选的，所述ESD冲击探测单元包括电容Cl以及电阻Rl ;所述电容Cl上极板与电路电源管脚VDD连接，下极板与所述电阻Rl —端连接，所述电阻Rl另一端接地。优选的，所述泄放晶体管为NMOS晶体管Mbig，所述NMOS晶体管Mbig栅极分别与所述泄放晶体管开启通路以及泄放晶体管关断通路连接，源极接地，漏极与电路电源管脚VDD连接。优选的，所述泄放晶体管开启通路包括PMOS晶体管Mp2、Mp3以及NMOS晶体管Mn2 ;所述PMOS晶体管Mp2的栅极分别与所述电容Cl的下极板、泄放晶体管关断通路以及NMOS晶体管Mn2栅极连接，源极与电路电源管脚VDD连接，漏极分别与所述PMOS晶体管Mp3栅极以及NMOS晶体管Mn2漏极连接；所述PMOS晶体管Mp3源极与电路电源管脚VDD连接，漏极分别与所述NMOS晶体管Mbig栅极以及泄放晶体管关断通路连接；所述NMOS晶体管Mn2源极接地。优选的，所述泄放晶体管关断通路包括PMOS晶体管Mp4、Mp5、Mp6，NMOS晶体管Mn3、Mn4，电容C2、C3，第一电流镜单元以及第二电流镜单元；所述PMOS晶体管Mp4栅极分别与所述PMOS晶体管Mp5漏极、电容C2上极板、NMOS晶体管Mn4栅极以及第一电流镜单元连接，源极与电路电源管脚VDD连接，漏极分别与所述PMOS晶体管Mp6栅极以及NMOS晶体管Mn4漏极连接；所述PMOS晶体管Mp5栅极与所述电容Cl下极板连接，源极与电路电源管脚VDD连接；所述PMOS晶体管Mp6源极与电路电源管脚VDD连接，漏极分别与所述NMOS晶体管Mn3栅极、电容C3上极板以及第二电流镜单元连接；所述NMOS晶体管Mn3源极接地，漏极与所述NMOS晶体管Mbig栅极连接；所述NMOS晶体管Mn4源极接地。优选的，所述第一电流镜单元包括NMOS晶体管Manl、Man2 ;所述NMOS晶体管Manl栅极分别与所述电容C2下极板、NMOS晶体管Manl漏极以及NMOS晶体管Man2栅极连接，源极接地；所述NMOS晶体管Man2源极接地，漏极与所述电容C2的上极板连接；所述第二电流镜单元包括匪OS晶体管Mbnl、Mbn2 ;所述NMOS晶体管Mbnl栅极分别与所述电容C3下极板、NMOS晶体管Mbnl漏极以及NMOS晶体管Mbn2栅极连接，源极接地；所述NMOS晶体管Mbn2源极接地，漏极与所述电容C3的上极板连接。(三)有益效果本专利技术的一种多重RC触发电源钳位ESD保护电路，通过ESD冲击探测单元探测静电脉冲的接入并发送响应信号至泄放晶体管开启通路，泄放晶体管将冲击带来的静电电荷释放完毕后由泄放晶体管关断通路关断，并保证正常上电时漏电很小；进一步的，本专利技术利用CR结构代替RC+反相器结构作为ESD冲击探测单元，一方面简化了电路结构，另一方面也在一定程度上延长了泄放晶体管开启时间；更进一步的，本专利技术通过对泄放晶体管关断通路的无源电容使用电流镜单元，更加有效的延长了泄放晶体管的开启时间；因此，本专利技术能够在合理的版图面积下有效的延长泄放晶体管在ESD冲击下的开启时间，并保证保护电路在正常上电时漏电很小。附图说明图1是现有技术中一种电源钳位ESD保护电路结构示意图；图2是本专利技术的一种多重RC触发电源钳位ESD保护电路结构示意图本文档来自技高网...

【技术保护点】
一种多重RC触发电源钳位ESD保护电路，其特征在于，包括ESD冲击探测单元以及分别与其连接的泄放晶体管开启通路和泄放晶体管关断通路，所述泄放晶体管开启通路以及泄放晶体管关断通路分别与泄放晶体管连接；所述ESD冲击探测单元，用于探测是否有静电脉冲接入该电路；若有，则发送响应信号至所述泄放晶体管开启通路；所述泄放晶体管开启通路，用于根据所述响应信号开启泄放晶体管；所述泄放晶体管关断通路，用于在ESD冲击下，为泄放晶体管提供足够的开启时间，然后关断泄放晶体管；所述泄放晶体管，用于泄放所述静电脉冲带来的静电电荷。

【技术特征摘要】

【专利技术属性】
技术研发人员：王源，陆光易，曹健，刘琦，贾嵩，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：