本发明专利技术公开了一种在后栅工艺中有效降低了源漏接触电阻的MOSFET及其制作方法，包括：衬底、衬底上的由栅极介质层和栅极金属层构成的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙、衬底上的层间介质、源漏区上层间介质中的源漏接触塞、源漏区与源漏接触塞之间的金属硅化物，其特征在于：金属硅化物与源漏区的界面处具有掺杂离子的分凝区，栅极介质层位于栅极金属层下方以及侧面。依照本发明专利技术的有效降低源漏接触电阻的器件及其制造方法，在金属硅化物与掺杂源漏区之间的界面处具有掺杂离子的分凝区，能有效降低肖特基势垒高度，从而大大降低了源漏接触电阻，进一步提高了器件的性能。
【技术实现步骤摘要】
本专利技术涉及一种半导体器件及其制造方法，特别是涉及一种有效降低了源漏接触电阻的由后栅工艺制造的M0SFETS及其相应的制造方法。
技术介绍
IC集成度不断增大需要器件尺寸持续按比例缩小，然而电器工作电压有时维持不变，使得实际MOS器件内电场强度不断增大。高电场带来一系列可靠性问题，使得器件性能退化。例如，MOSFET源漏区之间的寄生串联电阻会使得等效工作电压下降。附图说明图1所示为现有技术中重掺杂源漏上带有金属硅化物的M0SFET，其中，在衬底100 上形成由栅介质层210、栅电极220共同构成的栅堆叠结构200，以栅堆叠结构200为掩模进行第一次源漏离子注入形成轻掺杂源漏区(LDD)或源漏扩展区310，然后在栅堆叠结构 200两侧形成有隔离侧墙400，以隔离侧墙400为掩模进行第二次源漏离子注入形成重掺杂源漏区320，然后通过自对准硅化物工艺在隔离侧墙400两侧的重掺杂源漏区320上形成金属硅化物的源漏接触500。值得注意的是，图1以及后续附图中，为了方便示意起见，仅显示了体硅衬底上的各种结构，但是本专利技术依然适用于SOI衬底。为了简便明了起见，仅显示了 MOSFET器件的左半边结构，其中源漏串联寄生电阻 Rsd如图所示由四部分电阻串联构成，包括源漏扩展区310与栅堆叠200重叠部分的电阻 Rov、源漏扩展区310的电阻Rext、源漏接触500下方重掺杂源漏区320的电阻Rdp、源漏接触500与重掺杂源漏区320之间的接触电阻Rcsd，也即Rsd = Rcsd+Rdp+Rext+Rov。随着技术节点持续推进，器件尺寸持续减小，这些电阻随着器件尺寸缩小均会增大，而其中接触电阻Rcsd尤为重要、起到了越来越重要的作用。例如在物理栅长小于53nm的器件中，接触电阻Rcsd占整个源漏串联寄生电阻Rsd的60%以上。如下表I所示，依照2010年技术路线图，在未来十年时间内，全耗尽SOI(FDSOI) 器件所能允许的最大接 触电阻将达到10_9Q*cm2的量级，这给器件设计和制造带来了极大的挑战。表I年份2015201620172018201920202021技术节点(nm)222017. 715. 714. O12. 511.1物理栅长(nm)17151412. 811. 710. 79. 7FDSOI最大接触电阻 (Ω *cm2)4.0 X 10-82.0 X 10-81. O X 10-88.0 X 10-97.0 X 10-96.0 X 10-95.0 X 10-9而由金属与半导体(例如η型半导体)之间的导电机制可知，接触电阻是势垒高度和宽度的函数当半导体掺杂浓度较低、肖特基势垒高度较大时，导电机制为热电子发射，金属与半导体构成肖特基接触；当半导体掺杂浓度适中、肖特基势垒高度中等时，导电机制为热电子-场发射的结合，金属与半导体之间的接触介于肖特基接触与欧姆接触之间；当半导体掺杂浓度较高、肖特基势垒高度较低时，导电机制为场发射，金属与半导体构成欧姆接触，此时电子能较容易越过势垒也即接触电阻较低。可见，为了降低接触电阻 Rcsd,金属与半导体之间必须构成欧姆接触。接触电阻Rcsd的大小由其电阻率P c确定，而对于欧姆接触而言，P c正比于和肖特基势垒高度、掺杂浓度以及有效载流子质量相关的函数，如下数学式(I)所示权利要求1.一种在后栅工艺中有效降低了源漏接触电阻的M0SFET，包括衬底、衬底上的由栅极介质层和栅极金属层构成的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙、衬底上的层间介质、源漏区上层间介质中的源漏接触塞、源漏区与源漏接触塞之间的金属硅化物，其特征在于金属硅化物与源漏区的界面处具有掺杂离子的分凝区，栅极介质层位于栅极金属层下方以及侧面。2.如权利要求1的M0SFET，其中，源漏区包括源漏扩展区和重掺杂源漏区。3.如权利要求1的M0SFET，其中，栅极介质层包括高k材料，栅极金属层包括金属、金属合金、金属氮化物，层间介质包括氧化硅、氮氧化硅、低k材料，源漏接触塞包括接触垫层和金属接触材料。4.如权利要求3的M0SFET，其中，接触垫层材质包括但不限于T1、Ta、TiN、TaN及其组合，金属接触材料包括但不限于W、Cu、TiAl、Al及其组合。5.如权利要求1的MOSFET，其中，金属硅化物包括NiS1、PtS1、CoSi2、NiPtS1、NiCoSi2、 PtCoSi2, NiPtCoSi2O6.如权利要求1的M0SFET，其中，对于NMOS而言，掺杂离子包括N、P、As、O、S、Se、Te、 F、Cl及其组合，对于PMOS而言，掺杂离子包括B、Al、Ga、In及其组合。7.一种有效降低了源漏接触电阻的MOSFET的制造方法，包括步骤在衬底上形成由垫层、假栅极和盖层构成的假栅极堆叠结构；在假栅极堆叠结构两侧形成源漏区和栅极侧墙；在源漏区上形成层间介质；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极介质层和栅极金属层构成的栅极堆叠结构；在层间介质中光刻/刻蚀形成源漏接触孔，暴露出源漏区；在源漏接触孔中的源漏区上形成金属硅化物；对金属硅化物注入掺杂离子；执行推进退火，使得掺杂离子分凝在金属硅化物与源漏区的界面处而形成掺杂离子的分凝区；在源漏接触孔中形成源漏接触塞。8.如权利要求7的方法，垫层包括氧化硅，假栅极包括多晶硅、非晶硅、微晶硅、氧化物及其组合，盖层包括氮化硅。9.如权利要求7的方法，其中，形成源漏区和栅极侧墙的步骤包括以假栅极堆叠结构为掩模进行第一次源漏离子注入，在假栅极堆叠结构两侧的衬底中形成源漏扩展区；在假栅极堆叠结构两侧的衬底上形成栅极侧墙；以栅极侧墙为掩模进行第二次源漏离子注入，在栅极侧墙两侧的衬底中形成重掺杂源漏区。10.如权利要求7的方法，其中，形成层间介质的步骤包括在源漏区、假栅极堆叠结构、栅极侧墙上沉积层间介质，平坦化层间介质直至暴露假栅极，其中层间介质包括氧化硅、氮氧化硅、低K材料。11.如权利要求7的方法，其中，形成栅极堆叠结构的步骤包括在栅极沟槽中沉积栅极介质层和栅极金属层，平坦化直至暴露层间介质层，其中，栅极介质层包括高k材料,栅极金属层包括金属、金属合金、金属氮化物。12.如权利要求7的方法，形成金属硅化物的步骤包括在层间介质层上以及源漏接触孔中形成金属层；执行硅化物退火工艺，使得金属层与源漏区中的硅反应生成金属硅化物；剥除未反应的金属层。13.如权利要求12的方法，其中，金属层包括N1、Pt、Co、N1-Pt,N1-Co, Pt-Co, N1-Pt-Co，其厚度为I 30nm。14.如权利要求12的方法，其中，硅化物退火工艺为450-550°C下的快速热退火，或者硅化物退火工艺包括在300°C的第一退火以及在450-550°C下的第二退火。15.如权利要求7的方法，其中，对于NMOS而言，掺杂离子包括N、P、As、O、S、Se、Te、 F、Cl及其组合，对于PMOS而言，掺杂离子包括B、Al、Ga、In及其组合。16.如权利要求7的方法，其中，推进退火温度为400-1200°C。17.如权利要求7的方法，其中，推进退火为RTA、激光退火或微波退火。18.如权利要求7的方法，其中，形成源漏接触塞的步骤包括在源漏本文档来自技高网...
【技术保护点】
一种在后栅工艺中有效降低了源漏接触电阻的MOSFET，包括：衬底、衬底上的由栅极介质层和栅极金属层构成的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙、衬底上的层间介质、源漏区上层间介质中的源漏接触塞、源漏区与源漏接触塞之间的金属硅化物，其特征在于：金属硅化物与源漏区的界面处具有掺杂离子的分凝区，栅极介质层位于栅极金属层下方以及侧面。
【技术特征摘要】
【专利技术属性】
技术研发人员：罗军，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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